JPS6254939A - モノリシツク集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はモノリシック集積回路に関し、特に基本セルを
行列に配置して内部セルアレイ領域を構成するゲートア
レイ型マスタスライス方式のモノリシック集積回路に関
する。

〔従来の技術〕

従来、基本セルを行列に配置して内部セルアレイ領域を
構成するゲートアレイ型マスタスライス方式集積回路（
以下ゲートアレイと記す）の内部セルアレイ領域に対し
外部電源電位を供給する場合には、内部セルアレイ領域
内の基本セルに供給する必要がある。総ての外部電源電
位の種類が−本づつ各基本セル上に位置するように内部
セルアレイ領域上を縦貫する電源電位供給配線を布設し
、各基本セル部においてその基本セルが必要とする外部
電源電位を供給する方法を採っていた。

従来の大規模ゲートアレイはそのほとんどがＣＭＯＳゲ
ートアレイである。ＣＭＯＳゲートアレイの場合、回路
そのもののノイズマージンが大きいことと、回路の定常
的な電流が小さいことから内部セルアレイ領域内に従来
の方法でごく細い電源電位供給配線を布設しても何ら問
題は生じなかった。また、従来のバイポーラ系ゲートア
レイの場合、その規模が比較的小さく、回路そのものの
ノイズマージンが小さく、回路の定常的な電流が大きい
ＥＣＬゲートアレイにおいても内部セルアレイ領域内に
従来の方法で比較的太い電源電位供給配線を布設するこ
とによシ充分に所望の電気的特性を得ることができてい
た。しかし、ＣＭＯＳゲートアレイの電気的特性、特に
高速化が進んで来た今日、ＥＣＬゲートアレイに対し大
規模かつよシ高速化を要求されるに至シ内部セルアレイ
領域内に従来の方法で電源電位供給配線を布設すること
による不都合が目立って来た。ＥＣＬゲートアレイの高
速性は回路の駆動インピーダンスと負荷容量に大きく依
存する。よって回路動作に最低限必要なノイズマージン
を確保する論理振幅を持たせかつ駆動インピーダンスを
低く抑えるため、ＥＣＬ回路の定常電流は必然的に大き
なものとなる。

ゲートアレイの規模が大きくなると、通常、内部セルア
レイ領域内を縦貫し基本セルに外部電源電位を供給する
電源電位供給配置１！１本当りの供給対象基本セル数は
増加する。高速性を要求される大規模ＥＣＬゲートアレ
イの場合、各基本セルの定常電流が多いため、従来の電
源電位供給配線布設方法を用いた場合、電源電位のレベ
ルシフトによるノイズマージン減少を極力小さく抑える
ために、内部セルアレイ領域内を縦貫する電源電位供給
配線１本当シの配線布設幅をかなシ太く設定することが
必要となる。しかし、電源電位供給配線幅を太く設定す
ることは、ゲートアレイにおいては、配線布設領域が限
られているため信号配線布設領域を削減することになシ
、信号配線の布設自拡大させることが必要で、この場合
はチップサイズが増大し基本セル間を結ぶ信号配線の平
均配線長が増し集積回路全体としての電気的特性、特に
高速性が損なわれかつ製造歩留シは低下する。また、電
源電位供給配線の布設配線幅を太く設定した場合、電源
電位供給配線が形成される配線層と異なる配線層で形成
され電源電位供給配線と交差する信号配線のその交差面
積が増加し、その信号配線に付加する寄生容量が増加し
これによシやはシ回路動作の高速性が損われる結果とな
る。

従来のゲートアレイ型集積回路について図面を参照して
説明する。

第２図は従来のゲートアレイ型集積回路の一例のレイア
ウト図である。

この集積回路は基本セル１１′を２０行１０列の行列に
並べて内部セルアレイ領域２５を形成し、その対辺に外
部電源電位供給配線２３を設け、この外部電源電位供給
配線２３に外部端子２１　、２２を設けることにより構
成されている。

外部端子２１には外部より最高電位の外部電源電位が供
給され、その電位は内部セルアレイ領域２５に対し、外
部電源電位供給配線２３を通して供給される。外部端子
２２には同様に外部よシ最低電位の外部電源電位が供給
され、その電位は電源電位供給配線２４を通して同様に
内部セルアレイ領域２５に供給される。

第３図は第２図に示す基本セルのレイアウト図である。

基本セル１１′の下層には回路構成要素が形成され、上
層には電源電位供給配線領域３２．３３が設けられる。

電源電位供給配線領域３２は、第２図において上下に連
接する隣りの基本セル１１′の外部電源電位供給配線３
２と接続する。電源電位供給配線領域３３も同様に第２
図における外部電源電位供給配線２４に接続する。この
ようにして第２図における電源電位供給配線２３．２４
はそれぞれ結果的に内部セルアレイ領域２５の各基本セ
ル１１′上を縦貫している。　　゛第４図は従来のＥＣ
Ｌ基本回路の回路図である。

ＥＣＬ基本回路はカレント・スイッチ部４５とエミッタ
・７才ロア部４６の２つの回路構成要素から成シ、カレ
ント・スイッチ部４５ではトランジスタＱ３と抵抗Ｒ，
にょシ定電流部を構成しその定電流をトランジスタＱ１
とトランジスタＱ２のスイッチング動作によシ抵抗Ｒ１
あるいは抵抗Ｒ８に流す。抵抗Ｒ１と抵抗Ｒ２の片端は
高電位の外部電源電位が印加された電源電位供給配線４
１に接続され、抵抗Ｒ３の片端は低電位の外部電源電位
が印加された電源電位供給配線４３に接続される。

抵抗Ｒ１あるいは抵抗Ｒ２のトランジスタＱ！あるいは
トランジスタＱ２のコレクタ端子に接続する片端には抵
抗Ｒ，あるいはＲ１に電流が流れない時に高レベル電位
、流れる時には低レベル電位が発生され、この電位がエ
ミッタ・７才ロア部４６のトランジスタＱｓあるいはト
ランジスタＱ４のペース端子に入力される。前記高レベ
ル電位と低レベル電位の差を論理振幅と呼ぶ。エミッタ
・フォロア部４６ではトランジスタＱ４あるいはトラン
ジスタＱ５のペース端子ｃ′Ｃ入力されたレベルよシそ
れぞれのトランジスタのペース・エミッタ間順方向電圧
分レベルシフトした高レベル電位あるいは低レベル電位
をエミッタ端子に出力する。エミッタ拳７オロア部４６
のトランジスタＱ４とトランジスタＱｓのコレクタ端子
は高電位の外部電源電位が印加された電源電位供給配線
４２に接続され、抵抗Ｒ４と抵抗Ｒ６の片端は低電位の
外部電源電位が印加された電源電位供給配線４４に接続
される。

このＥＣＬ基本回路が第３図の基本セルの中に組込まれ
る。

今、第４図におけるカレント・スイッチ部４５の電流が
１ｍＡ、エミッタ・フォロア部４６の全電流が２ｍＡ、
カレント・スイッチ部４５の論理振幅が５０ＱｍＶであ
るとし、第２図の基本セル１１′の各々に第４図で示す
回路が２組入っている場合を考える。説明を簡略にする
ため最高電位の外部電源電位系のみを説明する。第２図
の外部端子２１に印加された最高電位は第３図の電源電
位供給配線領域３２内の配線に接続されるが、今、基本
セル１１′の電源電位供給配線領域３２内の配線の幅が
１００μｍ、長さが２５０μｍ、配線層抵抗が０．０３
Ω／口であ石ものとする。従来の方法を採った場合、基
本セル１１′上の最高電位供給配線は電源電位供給配線
領域３２のみであるので電源電位供給配線４１．４２は
ともに電源電位供給配線領域３２内の配線に接続する。

この結果第２図の同列上の基本セル１１′の内部も電源
電位供給配線２３に近いセル位置の基本セル１１′のレ
ベルシフト量をＱｍＶとしたとき、最も遠いセル位置の
基本セル１１’のレベルシフト量は８５．５ｍＶとなる
。異なる列間の基本的なレベルシフト差が、１２０ｍＶ
あるとすると内部セルアレイ領域２５内の全基本セル１
１’間のレベルシフトｉの差ハ１０５．５ｍＶとなる。

ＥＣＬゲートアレイの場合、高電位の電源電位のレベル
シフトは直接ノイズマージンの減少につながる。低電位
の電源電位のレベルシフトは通常論理振幅の減少となっ
て現われるのでノイズマージンの減少にはその１／２が
関与する。

今簡略化のためその値を高電位の電源電位のレベルシフ
トによるノイズマージン減少分の１／２としその値を５
２．５ｍＮ’とする。

論理振幅を５０ｏｍｖとしたとき、その１／２の所をし
きい値とし、伝達特性における微分利得が１である点即
ちユニティ−〇ゲイン・ポイントがしきい値よシ１００
ｍＶであるとするとノイズマージンとして許されるのは
１５０ｍＶとなる。その他諸々のノイズマージンを減少
させる要素による分を３０ｍＶとすると上述の例におけ
るノイズマージン減少分の総和は１８８ｍＶとなシュニ
ティー・ゲイン参ポイントを割ってしまい、回路の安定
動作を保障できない値となる。今、ノイズマージン減少
分の総和を１５０ｍｖ以内にするためには第３図におけ
る電源電位供給配線領域３２内の配線の幅を１２８μｍ
以上に設定しなければならない。このとき低電位側の電
源電位供給配線領域３３内の配線も同様に配線幅を拡大
する必要があシ基本セル１１′内の総計の電源配線幅増
加幅は５６μｍ以上必要となる。

〔発明が解決しようとする問題点〕

上述したように、基本セル当シの定常電流が大きい大規
模ゲートアレイ、特にＥＣＬゲートアレイの内部セルア
レイ領域内に外部電源電位を供給する電源電位供給配線
を布設する際に従来の布設方法を採用した場合には電源
電位供給配線幅を回路のノイズマージンを確保できる程
度に太く設定することが必要となり、大幅の電源電位供
給配線と異なる配線層で形成されこれと交差する信号配
線の寄生配線容量が増加し、集積回路全体としての電気
的特性、特に高速性が損なわれるという第１の欠点があ
る。また、内部セルアレイ領域を拡大せずに電源電位供
給配線幅を太く設定する場合には限られた配線布設領域
内において信号配線の布設自由度を低下させるという第
２の欠点がある。

また、内部セルアレイ領域を拡大し信号配線の布設自由
度を増す場合には、基本セル間を結ぶ信号配線の平均配
線長が増加し、配線に付加する寄生容量が増し集積回路
全体としての電気的特性、特に高速化を損なうという第
３の欠点とチップサイズが拡大し、製造歩留シが量子す
るというｆｌＬ４の欠点がある。

本発明の目的は、対象回路別に電源電位供給線を２本に
し、回路のノイズマージンを抑え、チップサイズを拡大
することなく、信号配線の自由度を増し、高速性を発揮
するモノリシック集積回路を提供することにをする。

〔問題点を解決するための手段〕 本発明のモノリシック集積回路は、回路構成要素と電源
電位供給配線とを有する基本セルを行列に配置した内部
セルアレイ領域と、該内部セルアレイ領域に電源電位を
供給する外部電源電位供給配線と外部端子とを有するモ
ノリンツク集積回路され、前記電源電位供給配線が前記
第１の種類の回路構成要素部を主たる供給対象として前
記基本セル上を縦貫する第１の電源電位供給配線と前記
第２の種類の回路構成要素部を主たる供給対象として前
記基本セル上を縦貫する第２の電源電位供給配線とに分
けられかつ前記第１と第２の電源電位供給配線が前記内
部セルアレイ領域外で接続されたものである。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のレイアウト図である。基本
セル１１の上層に第１の種類の電源電位供給配線領域１
３と第２の種類の電源電位供給配線領域１５が配置され
、下層に第１及び第２の種類の回路構成要素（図示され
ていない）が設けられる。

第１の種類の回路構成要素を第４図のカレントスイッチ
部４ｔｌ’ｓ第２の種類の回路構成要素をエミッタフォ
ロア部４６に分ける。そして、第１の種類の電源電位供
給配線領域１１．１２に第１の種類の回路構成要素であ
るカレントスイッチ部４４に電位を供給する配線を、第
２の種類の電源電位供給配線領域に第２の種類の回路構
成要素であるエミツタ７オロア部４６に電位を供給する
配線をそれぞれ設ける。また、第１の種類の電源電位供
給配線領域１２に設けられる配線はカレント・スイッチ
部４４に最高電位を供給するものであり、電源電位供給
線ｆｌｊ４１に接続される。第１の電源電位供給配線領
域１３に設けられる配線はカレント・スイッチ部４４に
最低電位を供給するものであり、電源電位供給配線４３
に接続する。第２の電源電位供給配線領域１４に設けら
れる配線はエミッタ・フォロア部４６に最高電位を供給
するものであシミ源電位供給配線４２に接続される。

第２の電源電位供給配線領域１５に設けられる配線はエ
ミッターフォロア部４６に最低電位を供給するものであ
り電源電位供給配線４４に接続される。

第１の電源電位供給配線領域１２．１３に設けられる配
線は基本セル１１内で幅が６０μｍ、長さが２５０μｍ
電源電位供給配線領域１４．１５に設けられる配線は＠
が３ＯＮｍ、長さが２５０１１ｍの寸法でちゃ、総ての
配線層抵抗は０．０３０／口であるとする。電源電位供
給配線領域１２．１４内の配線はともに最高電位であり
、第２図の電源電位供給配線２３に接続することにより
内部セルアレイ領域２５の端部で短絡する。同様に電源
電位供給配線領域１３．１５内の配線はともに最低電位
で６Ｂ、外部電源電位供給配線２４に接続し短絡する。

これら電源電位供給配線領域１２，１３゜１４．１５は
第２図の内部セルアレイ領域２５の基本セル１１′上を
縦貫することになる。今、最高電位側を説明すると、第
２図の同列上の基本セル１１′の内部も外部電源電位供
給配線２３に近いセル位置の基本セル１１′上の電源電
位のレベルシフト量をＯｍｖとしたとき、最も遠い基本
セル位置１１′に対応する基本セル１１の電源電位供給
配線領域１２内の配線のレベルシフト量は４７５ｍＶ、
電源電位供給配線領域１４内の配線のレベルシフトｉは
１９０ｍＶとなる。従来例と同様に異なる列間のレベル
シフト量の差が２０ｍＶであるとすると、カレント・ス
イッチ部４５の内部セルアレイ領域２５内の全基本セル
１１′間の最大レベルシフト量差は６７．５ｍＶ、また
エミッタ・７才ロア部４６の内部セルアレイ領域２５内
の全基本セル間の最大レベルシフト量差は２１０ｍＶと
なる。

最低電位側も同一の結果となるので説明は省略する０ 従来例で述べたように、第４図に示すカレントφスイッ
チ部４５においては最高電位の電源電位のレベルシフト
量は直接ノイズマージンの減少につながる。最低電位の
電源電位のレベルシフト量がノイズマージンに影響する
量は従来例と同じその１／２とするとその値は３３．５
ｒｎＶである。従来例と同様に、論理振幅５００ｍＶの
１／２の所にしきい値があシ、そこから１００ｍＶの所
がユニティ−・ゲイン・ポイントとし、その他諸々のノ
イズマージンを減少させる要素による分を３Ｑｒｒ：Ｖ
とすると、本実施例におけるノイズマージン減少分の総
和は１３１ｍＶとなり、ユニティ−・ゲイン・ポイント
まで１９ｍＶの余裕がある。第４図のエミッタ・フォロ
ア部４６に供給される電源電位は２１０ｍＶのレベルシ
フトを生じているが、この程度のレベルシフトはエミッ
ター７オロアの回路動作に対し何ら問題を生じない。こ
のように、本実施例においては、最高電位あるいは最低
電位を供給する基本セル１１内に設けられる電源電位供
給配線の幅の合計が１８０μｍであるにもかかわらず、
従来例の場合の電源電位供給配線の幅の合計が２５６μ
ｍのものよシノイズマージンに余裕があシかつ電気的特
性も何ら損なわれるものがないという結果が得られた。

上記実施例では第１の種類の回路構成要素をカレント・
スイッチ型回路、第２の種類の回路構成要素をエミッタ
・７オロアとしたＥＣＬゲートアレイを例として説明し
たが、本発明は第１の種類の回路構成要素をＴＴＬ論理
回路部、第２の種類の回路構成要素を出力バッファ回路
としたＴＴＬゲートアレイ、第１の種類の回路構成要素
をＣＭＯ８回路部、第２の種類の回路構成要素をバイポ
ーラ回路部としたバイポーラ・０ＭＯ８混在ゲートアレ
イ等に適用でき、一方の回路構成要素を他方の回路構成
要素によるノイズから隔離しノイズマージンが確保され
るという効果が得られる。

〔発明の効果〕

以上説明したように、本発明は、ゲートアレイの内部セ
ルアレイ領域に外部電源電位を供給する際にノイズマー
ジンに余裕がある回路構成要素に対する電源電位供給配
線とノイズマージンに余裕がない回路構成要素に対する
電源電位供給配線とを分離して外部電源電位を供給する
ことにより内部セルアレイ領域内に布設する電源電位配
線領域を極力小さくしつつ回路のノイズマージンを確保
することが可能であり、その結果チップサイズ及び内部
セルアレイ領域を拡げることなく、信号配線の布設自由
度を増し、かつ電気的特性、特に高速性を発揮できる集
積回路を提供できるという効果がある。また本発明を用
いた場合過渡的に電流変化がある回路構成要素をノイズ
に弱い回路構成要素と分離することもでき集積回路自体
の電気的特性および信頼性を向上することが可能となる
。

【図面の簡単な説明】

第１図は本発明の実施例のレイアウト図、第２図は従来
のゲートアレイ型集積回路のレイアウト図、第３図は第
２図に示す基本セルのレイアウト図、第４図は従来のＥ
ＣＬ基本回路の回路図である。 １１．１１’・・曲基本セル、１２，１３・・・・・・
第１の種類の電源電位供給配線領域、１４．１５・・・
・・・第２の種類の電源電位供給配線領域、２１，２２
・・・・・・外部端子、２３．２４・・・・・・外部電
源電位供給配線、２５・・・・・・内部セルアレイ領域
、３２．３３・・・・・・電源電位供給配線領域、４１
，４２，４３．４４・・・・・・電源電位供給配線、４
５・・・・・・カレント・スイッチ部、４６・・・・・
・エミッタ・フォロア部、Ｑｔ、Ｑｔ。 Ｑｓ　＊　Ｑ４　ｅ　Ｑｓ−−）ランジスタ、Ｒ＋１．
Ｒ，、Ｒ＋、。 Ｒ４，Ｒ，・・・・・・抵抗器。 代理人　弁理士　　内　原　　　晋１．二′”ｊ”、、
”’。 ＼、′Ｊ 牛１　図 車３　図

Claims (2)

【特許請求の範囲】
1. （１）回路構成要素と電源電位供給配線とを有する基本
   セルを行列に配置した内部セルアレイ領域と、該内部セ
   ルアレイ領域に外部電源電位を供給する外部電源電位供
   給配線と外部端子とを有するモノリシック集積回路にお
   いて、前記回路構成要素が第１の種類の回路構成要素部
   と第２の種類の回路構成要素部とで構成され、前記電源
   電位供給配線が前記第１の種類の回路構成要素部を主た
   る供給対象として前記基本セル上を縦貫する第１の電源
   電位供給配線と前記第２の種類の回路構成要素部を主た
   る供給対象として前記基本セル上を縦貫する第２の電源
   電位供給配線とに分けられかつ前記第１と第２の電源電
   位供給配線が前記内部セルアレイ領域外で接続されてい
   ることを特徴とするモノリシック集積回路。
2. （２）回路構成要素がＥＣＬ型であり、第一の種類の回
   路構成要素がカレントスイッチ型回路であり、第二の種
   類の回路構成要素がエミッタフォロアである特許請求の
   範囲第（１）項記載のモノリシック集積回路。