JPH01244641A - 半導体集積装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術　　　　　　　（第１２．１３図）発明が解
決しようとする課題 課題を解決するための手段 作用 実施例 本発明の原理説明　　　（第１．２図）本発明の一実施
例　　　（第３〜１１図）発明の効果 〔概　要〕 半導体集積装置に関し、 チップ上の内部セルに多数の論理演算回路が形成可能で
、 基準バイアス回路を最適にレイアウトし、レベル補償用
抵抗とディレィ補償用抵抗を共用化してセルサイズを縮
小するようにする半導体集積装置を提供することを目的
とし、 各論理演算回路に所定の基準レベル電流を供給するため
の基準レベル発生回路を備えた半導体集積装置において
、前記論理演算回路の余剰スペースに前記基準レベル発
生回路を処置するとともに、レベル補償用１仄抗とディ
レィ補償用抵抗とを共用化するように構成する。

〔産業上の利用分野〕

本発明は、半導体集積装置に係り、詳しくは基準レベル
を必要とする論理回路（ＥＣＬ、ＣＭＬ）を用いたゲー
トアレイにおけるセルレイアウトの最適化に関する。

大規模集積回路（ＬＳＩ）は、その集積規模が大きくな
るに従い、用途が特定化していく傾向にある。これは、
３３１（小規模集積回路）がその単純な機能のためにか
えって広い用途を持つことと対照的である。したがって
、現在市販されているＬＳＩは、マイクロコンビエーク
のＣＰＵおよびその周辺回路、ＩＣメモリ、Ａ／Ｄ　−
Ｄ／Ａ変換回路、周波数カウンタなど、特定の目的を持
って作られたものが中心となっている。

このＬＳＩを、製造工程の中途で半完成品の状態にして
おき、残る仕上げ工程でユーザーの希望に沿った特定用
途のＩＣとする、いわばセミカスタムのＬＳＩがゲート
アレイである （従来の技術） 従来のこの種のゲートアレイでは、シリコン結晶を薄く
切ったウェハの上にトランジスタなどの半導体素子を製
造する、いわゆる拡散工程のときに、数ｆ！Ｉｉ類のユ
ニットセルを一定の標準的なパターンで配列しておき、
これがマスタウェハとなる。

その後、ユーザーがメーカに提出した論理回路図、タイ
ミングチャート等に基づきＣＡＤなどの技法を使っ°ζ
配線工程を完了する。したがって、マスタウェハを作る
までが共通工程となり、また配線用マスクを開発する段
階でも一定の標準化された手法に従うので、少量生産で
もコストは比較的安（なる、さらに、−船釣にあらゆる
論理回路はＮＡＮＤゲートまたはＮＯＲゲートだけで構
成することが可能なので、上述のようにユニットセル（
ゲート）を大量に配列しておけば任意の仕様のＬＳＩを
作ることができる。

−ｍに、ＬＳＩの高集積化のためには、そのＬＳＩを構
成する基本素子（抵抗・トランジスタ。

容量）や配線の微細化が必要である０例えば、ゲートア
レイＬＳＩはセル（各種論理構成を可能とする素子配置
）配列とチャネル領域（通常、配線領域を示す）とで構
成されており、ゲートアレイＬＳＩの高１積化には、セ
ルサイズやチャネル領域の縮小が必要となる。

また、基準レベルを必要とする論理回路（ＥＣＬ−ＣＭ
Ｌ）を用いたゲートアレイＬＳＩのセルは■ゲートを構
成する素子配置と■基準レベル発生回路を構成する素子
配置とに大きく２つに分けることができ、また、セルの
構成としては、前記■と■の組合わせにより種々の形を
とることができる。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体集積装置にあっ
ては、次のような問題点があった。

（り基準構成４ゲート／セルを第１２図に示すように、
従来のセルではゲート構成部分と基準発生回路部分とを
独立にレイアウトしていたため、セルサイズに占める基
準レベル発生回路の面積（リファレンス回路のセル領域
）が大きくセルサイズ縮小の妨げとなっている。

（■）後述する理由でレベル補償用抵抗およびディレィ
補償用抵抗を設ける必要があるが、これらの抵抗を含め
たゲート素子配置が適切でないため、レベル補償用抵抗
によるセルサイズの増加を招来している６例えば、第１
３図（ａ）に示す回路の場合、同図（ｂ）にそのＡ−８
部分の素子配置を示すように抵抗し２と抵抗ｎｏｔとを
分離せずに用いているため、電極部分の面積は減少する
ものの、他目的に使用することができないことから、別
途、レベル補償用抵抗ＲＬの配置が必要となり、結果と
して面積の増加となってしまう。

そこで本考案は、基準レベル回路を最適にレイアウトし
、レベル補償用抵抗とディレィ補償用抵抗とを共用化し
°ζセルサイズを縮小するようにする半導体集積装置を
提供することを目的としている。

〔課題を解決するための手段〕

本発明による半導体集積装置は上記目的達成のため、チ
ップ上の内部セルに多数の論理演算回路が形成可能で、
各論理演算回路に所定の基準レベル電流を供給するため
の基準レベル発生回路を備えた半導体集積装置において
、前記論理演算回路の余剰スペースに前記基準レベル発
生回路を処置するとともに、レベル補償用抵抗とディレ
ィ補償用抵抗とを共用化するように構成したこと、を備
えている。

〔作　用〕

本発明では、論理演算回路の余剰スペースに基準レベル
発生回路が配置され、レベル補償用抵抗メディレイ補償
用抵抗とは共有化して素子配置が行われる。

したがって、セルサイズに占める基準レベル発生回路の
割合が減少し、・セルサイズを縮小化して高集禎化が実
現する。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１．２図は本発明の基本的な考え方を説明するための
図であり、第１図は従来例で述べた第１２図のセルレイ
アウトに相当し、第２図は第１３図（ａ）に示した回路
の一部分の素子配置を示している。

第１図において、本発明のセルレイアラ１−は、ゲート
構成部分の余剰スペース（第１図破線部参照）に基準レ
ベル発生回路部分を配置するものであり、この配置を実
現するため、ゲート構成素子の配置・電源供給方法およ
び基準レベル発生回路素子配置の最適化を行う。

また、第２図において、抵抗Ｒ，を抵抗Ｒ０より分離し
、抵抗ＲＤの接続組合せによりレベル補償用の抵抗と共
用化を実現可能にする。

以下、上記基本的な考え方に基づいて実施例を説明する
・第３〜１１図は本考案の一実施例を示す図である０本
実施例を説明するにあたって、まず・第３〜７図で基準
レベル発生回路の配置方法を述べ、第８〜１１図でレベ
ル補償用抵抗とディレィ補償用抵抗の共通化を説明する
。

一基準上歪匪溌生血路■ 第３図は本発明のセルレイアウトを示している。

第３図に示すセルレイアウトは４ゲート／セルのデー１
−構成素子の配置と基準レベル発生回路構成素子の配置
（同図破線で囲んだ部分）とを示しており、第４図はそ
の各構成素子の等価回路を示している。

すなわち、第４図に示す定電流型ＥＣＬ回路のうちトラ
ンジスタＴＩ−ｗ’ｒｓおよび抵抗Ｒ０、Ｒ（イＲＣ！
、Ｒｔ　ｓ　ＲＰＯＩ　、Ｒｐｏｚ　、Ｒｒｓｔ　、Ｒ
ＰＨＩはＯＲ／ＮＯＲ論理ゲー目１を構成し、同図破線
で囲んだトランジスタＴ１゜、Ｔｌｌ５’ｒｌｔ％ダイ
オードＤＩ　、抵抗Ｒ□、Ｒ１！、Ｒ１３、容量Ｃ５、
Ｃｔは全体として基準レベル発生回路１２を構成する。

第５図は前記ＯＲ／ＮＯＲ論理ゲート１１を第３図に示
すセル上に結線した例を示しく同図中、Ｃ，Ｅ、Ｂはそ
れぞれ各トランジスタのコレクタ、エミッタ、ベース領
域を示す、以下、同様、）、第６図は基準レベル発生回
路１２を第３図に示すセル上に結線した例を示している
。第６図において、まず、基準レベル発生回路１２の素
子配置の中心部分にＶＣＣ電源配線および■８供給配線
（リファレンスを作るために図示しない元々の基準回路
から基準電圧を供給するための配線）を設け、両端にｙ
ｆｉｌ　＊　ｖＥｌｌ電源配線を配置する。また、基準
レベル発生回路１２はＶＣＣ電源配置とＶＥＥＩ　、　
　Ｖ　え■電源配置と直行（従来例では平行）し、かつ
基準レベル発生回路１２は■。１電源に達するように延
長してレイアウトされる。

また、Ｔ１□とＴ１．とはｖＩＩ供給配線に対して、は
ぼ対称（ミラ一対称（上下対称））に配置し、両トラン
ジスタは、それぞれ、ｖつ供給配線側にベース電極が向
（位置とする。

ここで、Ｔ１□にコレクタ電極とエミック電極間に他配
線が通るスペースが確保され、Ｔ、。はＴ１！のコレク
タ側にベース電極（Ｔ　＋。）が向く方向に配置される
０例えば、Ｔ１．の場合は基準レベル発生回路（リファ
レンス回路）１２を形成するための配線を通ずためにコ
レクタ側の部分を伸ばしている。Ｄ、はＴ’ｔｏのエミ
ッタ側に配置され、Ｄ、はトランジスタのコレクターベ
ース間をショートしてダイオード接続にしたものを用い
ているが、ダイオードでもよい。

また、Ｒ□は、Ｔｌ！とＴ、の右側（同図中）に平行し
て配置し、Ｖｃｃｆｉ源配線と１・２層コンタクトホー
ルＶＩＡを介して接続され、ＲｏはＴ。

のコレクタ側に配置し、ＶＥＥＩ電源配線とＶＩＡを介
して接続されている。さらに、Ｒ１２はり。

（トランジスタのＣ−Ｂショート）のエミッタ側に配置
し、ｖｉｔｔ電源配線とＶＩＡを介して接続され、ＣＩ
はＲ１の下側及びＲＩｌ！の右側に配置する。

ここで、Ｃｚは、ＲｍＲの左側に配置し、第７図に示す
ようにゲート■・■へのＶＣＩ供給のため、ＣＩをブリ
ッジＶ　ＩＩＥＦおよびＶＣＳのゲートとの接続箇所は
セル中心から見て、各ゲートに対して対称の位置になっ
ている。

ンご」」組量几目匿抗ｔｊ−イー、に３！遣償、用」ｋ
抗４し支通止−Ｃに、Ｌａ　Ｌｃｈおよびフリップフロ
ップの動作マージンを確保するために、意識的に立上が
り時間にディレィを持たせる場合がある。この方法とし
て、ＶＯｔレベルを深くする。すなわち、コレクタ抵抗
を大きくすることで対応している。

第８図はディレィ補償用抵抗を説明するための０１？／
ＮＯＲゲ一ト回路であり、本実施例では０１？のＬＰＬ
Ｎａくするためにディレィ抵抗ＲＤ！を挿入している。

第９図にその結線例を示す。

また、通常の回路構成ではＯＩ？−ＮＯＲそれぞれ１出
力を使用するが、第１０図に示すような特殊回路構成で
は、Ｏｒ？２出力またはＮ０Ｒ２出力として使用する場
合がある。出力レベルは通常使用時で決めているため、
このような特殊使用時にはレベルが大きくずれてしまう
、これを補正するために、Ｒ０抵抗にＲＬ低抵抗並列に
接続する。本実施例では、このＲＬをＲ１１ｌ＋Ｒ１１
！として使用（すなわち、ＲＤＩとＲＤ！とは直列にし
、Ｒｏ低抵抗とは並列になるように接続）している、こ
こで、ｒ？Ｄはディレィ補償用の抵抗であり、第１１図
に示す配置方法を採ることにより、共用化を可能にした
。

このように、本実施例では基準レベル発生回路１２のレ
イアウトを最適化しているので、従来方法ではセルに対
する基準レベル発生回路の占める割合は３５％程度であ
ったものが、−実質的に２０％以下にすることが可能と
なり、またレベル補償用抵抗とディレィ補償抵抗とを共
用化することで５％程度セルサイズを縮小化することが
できる。したがっ′で、本実施例で述べたセルレイアウ
ト方法を実際のＬＳＩに適用することにより、２０％強
の高集積化を可能にすることができる。

〔発明の効果〕

本発明によれば、論理演算回路の余剰スペースに基準レ
ベル発生回路を配置し、レベル補償用抵抗とディレィ補
償用抵抗とは共用化して素子配置しているので、セルサ
イズに占める基準レベル発生回路の割合を減少してセル
サイズを縮小化することができ、高集積化を図ることが
できる。

【図面の簡単な説明】

第１．２図は本発明に係る半導体４ＡＭｉ装置の原理説
明を示す図であり、 第１図はそのセルレイアウト、 第２図はそのディレィ補償用抵抗の配置を示す図、 第３〜１１図は本発明に係る半導体集積回路の一実施例
を示す図であり、 第３図はそのセルレイアウト、 第４図はその等価回路図、 第５図はそのＯＲ／ＮＯＲ論理ゲー１−１１をセル上に
結線した場合のセルレイ“ｒつ］・、第６図はその基準
レベル発生回路１２をセル上に結線した場合のセルレイ
アウト、 第７図はそのＣ２の配置を説明するためのレイアウト、 第８図はそのディレィ補償用抵抗を説明するための回路
図、 第９図はそのディレィ補償用抵抗をセル上に結線した場
合のセルレイアウト、 第１Ｏはそのレベル補償用抵抗を説明するための回路図
、 第１１図はそのレベル補償用抵抗をセル上に結線した場
合のセルレイアウト、 第１２．１３図は従来の半導体集積装置を示す図であり
、 第１２図はそのセルレイアウト、 第１３図はそのディレィ補償用抵抗とレベル補償用抵抗
とを説明するため図である。 １１・・・・・・ＯＲ／ＮＯＲ論理ゲート、１２・・・
・・・基準レベル発生回路。

Claims (1)

1. 【特許請求の範囲】 　チップ上の内部セルに多数の論理演算回路が形成可能
   で、 各論理演算回路に所定の基準レベル電流を供給するため
   の基準レベル発生回路を備えた半導体集積装置において
   、 前記論理演算回路の余剰スペースに前記基準レベル発生
   回路を配置するとともに、レベル補償用抵抗とディレィ
   補償用抵抗とを共用化するように構成したことを特徴と
   する半導体集積装置。