JPH0366090A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は情報を強誘電体に記憶するメモリセルを備えた
メモリ回路に関し、特にリフレッシュ動作を不要にした
メモリ回路に関する。

（従来の技術） 第３図は強誘電体を用いた従来のメモリ集積回路のメモ
リセルの構成を示す図である。

このような回路構成において、データの書込み動作は、
第４図（ａ）に示すように、ビット線の電位を、記憶す
べきデータにしたがって高電位または低電位レベルにし
たのち、ワード線の電位を上げて電界効果トランジスタ
１を導通させ、ノード２をデータ電位に設定して、クロ
ックφのパルス信号を印加する。これにより、キャパシ
タを構成している例えばジルコンチタン酸鉛（ＰＺＴ）
からなる強誘電体３の自発分極の方向がノード２のデー
タ電位に応じて設定され、データの書込みが行なわれる
。

例えば、高電位データであれば、ノード２が高電位でク
ロックφが“０”レベルである時には、強誘電体３に対
して矢印４の向きに大なる電界が印加され自発分極を生
ずる。

低電位データではノード２が低電位レベル、クロックφ
が高電位レベルのときに、強誘電体３は矢印５の方向に
自発分極を生ずる。すなわち、矢印の分極方向がデータ
を表わし、電源を切っても分極は不変であるため、不揮
発性のデータ記憶が可能となる。

記憶されたデータを読出すには、第４図（ｂ）に示すよ
うに、クロックφを低電位にし、ビット線を高電位の浮
遊状態にしてワード線の電位を上げ、アクセスすべきメ
モリセルのトランジスタ１を導通させる。これにより、
ノード２が高電位レベルとなり、強誘電体３には矢印４
の方向に電界が印加される。

したがって、分極方向が矢印４と同じ方向であったとす
ると、状態に変化を生じないのでビット線の電位は変ら
ない。しかしながら、分極状態が矢印５の方向であった
とすると、分極は反転し、矢印４の方向となる。このと
き、ノード２およびビット線の電位は分極反転に対応し
た量だけ電位が低下する。第４図（ｂ）において、前記
の反転量を符号６で示しである。このビット線の電位の
低下は、ビット線に接続されたセンスアンプ７により増
幅されて出力される。

その後、クロックφ−“１２レベルにして強誘電体３の
分極を元に戻して再書込みを行なうようにしている。こ
のようにして読出し動作が行なわれる。

（発明が解決しようとする課題） 強誘電体メモリであっても、ダイナミックメモリのよう
に定期的なリフレッシュ動作が不要であることが望しく
、また電源が投入されている間はデータが失なわれない
ことが所望される。

しかしながら、上記メモリセルの場合、リフレッシュし
なければデータは消失してしまうおそれがある。

すなわち、第３図において、ノード２を高電位レベルに
して書込んだ後、クロックφが低電位レベルにされたま
まの状態にあるとする。このような状態にあって、トラ
ンジスタの基板ノードは通常、Ｖｓｓに接続されている
ため、基板とソース／ドレイン間とのＰＮ接合を通じて
高電位レベルにあったノード２は、リークして低電位レ
ベルに下ってしまう。したがって、この時点で他のメモ
リセルの書込みのためのクロックφが入ると、強誘電体
にかかる電界は、高電位レベルのデータ書込み時と逆と
なり分極の反転を生じ、データが消失してしまう問題が
発生する。これは、クロックφにパルスが与えられた時
に、ノード２がビット線から遮断されて低電位レベルに
なるためである。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、アクセス時における非アク
セスセルの記憶情報の破壊を防止して、リフレッシュ動
作を不要にしたスタティックに動作する不揮発性のメモ
リ回路を提供することにある。

〔発明の構成〕

（課題を解決するための手段） 上記目的を達成するために、情報を強誘電体の分極状態
として記憶する記憶手段がワード線から与えられる選択
信号によって導通制御される転送手段を介してビット線
に接続されてなるメモリセルをマトリックス状に配置し
たメモリ回路において、この発明は、選択信号が与えら
れた前記ワード線に接続された前記メモリセルの前記記
憶手段を共通に制御する制御手段を備えて構成される。

（作用） 上記構成において、この発明は、同一のワード線に接続
されたそれぞれのメモリセルの記憶手段を、この記憶手
段のメモリセルが選択された時に共通に制御するように
している。

（実施例） 以下、図面を用いてこの発明の詳細な説明する。

第１図はこの発明の一実施例に係るメモリ回路の構成を
示す図である。

第１図において、メモリ回路は、ワード線にゲートが接
続されたトランスファ用のトランジスタ１−１．１−２
．２−１．２−２・・・・・・と、一端がこのトランジ
スタを介してビット線に接続され、他端がドライブ線に
接続された強誘電体キャパシタ３．３′・・・・・・と
からなるメモリセルが、行列状に配置されて構成されて
いる。それぞれのメモリセルの読出し動作及び書込み動
作は、第３図に示したものと同様である。

また、同一のワード線に接続されているメモリセルは、
同一のアドレスデコーダ４．５に接続されて選択駆動さ
れる。さらに、同一のワード線に接続されているメモリ
セルは、その強誘電体キャパシタの他端が同一のドライ
ブ線に接続されて、ワード線に接続されたアドレスデコ
ーダと同一のアドレスデコーダに接続されて制御駆動さ
れる。

次に、このような構成におけるメモリ回路全体としての
読出し動作及び書込み動作を第２図を参照して説明する
。

ここで、アクセスされるメモリセルを、ビット線Ｂ、と
ワード線Ｗ＋の交点に位置するメモリセルとする。

まず、読出し動作にあっては、第２図（ｂ）に示すよう
に、ワード線Ｗ１がアドレスデコーダ４によって選択さ
れて、トランジスタ１−１．１−２が導通状態となる。

そして、ビット線Ｂ、に接続されたセンスアンプ７及び
ビット線Ｂ２に接続されたセンスアンプ７−は、ともに
読出し動作を行なう。しかしながら、センスアンプ７′
の出力を出力ｉ（図示せず）に転送するゲート回路（図
示せず）は非転送状態となり、センスアンプ７′は非選
択状態となる。これにより、ビット線Ｂ２を介してセン
スアンプ７′によってセンス増幅されたデータは、外部
に読出されることはない。

一方、センスアンプ７は選択状態となるため、ビット線
Ｂ１を介してセンスアンプ７によってセンス増幅された
データは、センスアンプ７から外部に読出される。

したがって、ワード線ＷＩとビット線Ｂ、の交点に位置
するメモリセルに保持されていたデータだけが、外部に
読出されることになる。

ここで、ドライブ線Ｄ１に接続された強誘電体３′のノ
ード２′に高電位レベルのデータが書込まれて、強誘電
体３゛の自発分極状態が第３図に示す矢印４の状態にあ
り、このような状態からノード２′の高電位レベルがリ
ーク電流により低電位レベルに低下したとする。

このような状態において、ワード線ｗ１が選択されて読
出し状態になると、高電位レベルにあるビット線Ｂ２か
ら導通状態になったトランジスタ１−２を介して、ノー
ド２′に電流が流れ、ノード２′が高電位レベルとなる
。この時に、ノード２′の容量は極めて小さいため、ビ
ット線Ｂ２からノード２″に電流が流れても、ビット線
Ｂ２の電位は読出し動作時にビット線Ｂ２の電位とセン
スアンプ７−によって比較される比較基準電圧よりも低
下することはない。

このため、ビット線Ｂ２の電位は、ノード２′の充電に
よってビット線Ｂ２の本来の電位よりは若干低下するが
、センスアンプ７゛よって行なわれる読出し動作により
、ビット線Ｂ２の本来の高電位レベルにまで回復する。

したがって、ノード２′にはリーク電流により低下する
前の高電位レベルのデータが再書込みされることになる
。

ゆえに、読み出し動作において、ノード２′の電位が高
電位レベルからリーク電流により低電位レベルに低下し
た場合に、ドライブ線Ｄ１に第２図（社）に示すような
りロックパルスが印加されたとしても、強誘電体キャパ
シタ３″の自発分極状態は読出し動作を行なう前の状態
となり、保持されたデータの破壊は防止されることにな
る。

一方、選択されないワード線に接続されたメモリセルに
は、ドライブ線Ｄ２を介してクロックパルスが印加され
ないので、強誘電体キャパシタの自発分極状態は変わら
ない。

次に、書込み動作にあっては、第２図（ａ）に示すよう
に、書込み情報がセンスアンプ７からビット線Ｂ、に与
えられ、この書込み情報が選択されたワードｍ　Ｗ　＋
　に接続されたトランジスタ１−１を介して強誘電体キ
ャパシタ３に与えられて、書込み動作が行なわれる。

この時に、第２図（ａ）に示すように、クロックパルス
はアドレスデコーダ４からドライブ線りに与えられる。

このため、ワード線ｗ１に接続されたメモリセルの強誘
電体キャパシタ３′にも、クロックパルスが印加される
ことになる。

しかしながら、この強誘電体キャパシタ３′のメモリセ
ルに接続されているビット線Ｂ２には、書込み情報は与
えられず、ビット線Ｂ２は読出し状態と同じ高電位レベ
ルの浮遊状態にある。このため、アドレスデコーダ４か
らドライブ線ＤＩを介してクロックパルスが与えられて
も、ワード線Ｗ冒とビット線Ｂ２に接続されたメモリセ
ルでは読出し動作を行なうことになる。

したがって、強誘電体キャパシタ３′に低電位レベルが
書き込まれていた場合には、読出し動作によって強誘電
体キャパシタ３′の自発分極は反転するが、クロックパ
ルスがドライブ線Ｄ１に印加された時に、それまで保持
していたデータと同レベルのデータが再書込みされるた
め、自発分極状態は元に戻ることになる。このため、ク
ロックパルスがドライブ線り、に印加されても、保持デ
ータの破壊は防止される。

一方、選択されないワード線Ｗ２に接続されているメモ
リセルにあっては、トランジスタ２−１゜２−２が非導
通状態のままであるが、これらのメモリセルの強誘電体
キャパシタ３．３′にはクロックパルスがアドレスデコ
ーダ５からドライブ線Ｄ２を介して与えられない。この
ため、ノード２゜２１の電位がリークにより高電位レベ
ルから低電位レベルに低下していたとしても、強誘電体
キャパシタの自発分極は変化せず、記憶情報の反転、破
壊は防止される。

〔発明の効果〕

以上説明したように、この発明によれば、同一のワード
線に接続されたそれぞれのメモリセルの記憶手段を、こ
の記憶手段のメモリセルが選択された時に共通に制御す
るようにしたので、記憶情報の破壊を防止することがで
きる。これにより、リフレッシュ動作を不要としたスタ
ティックに動作する不揮発性の強誘電体に情報を記憶す
るメモリ回路を提供することができる。

【図面の簡単な説明】

第１図は本発明によるメモリ回路の実施例を示す図、第
２図は第１図の回路の動作を説明するタイミング図、第
３図は従来技術によるメモリ回路の構成図、第４図は第
３図の回路の動作を説明するタイミング図である。 １−１．１−２．２−１．２−２・・・ＭＯＳ）ランジ
スタ、 ３．３′・・・強誘電体キャパシタ、 ４．５・・・アドレスデコーダ、 ７．７′・・・センスアンプ、 ｗ、、ｗ２・・・ワード線、 Ｂ、、Ｂ２　・・・ビット線、 Ｄ、、Ｄ２・・・ドライブ線。

Claims (1)

1. 【特許請求の範囲】 情報を強誘電体の分極状態として記憶する記憶手段が、
   ワード線から与えられる選択信号によって導通制御され
   る転送手段を介してビット線に接続されてなるメモリセ
   ルを、マトリックス状に配置したメモリ回路において、 選択信号が与えられた前記ワード線に接続された前記メ
   モリセルの前記記憶手段を、共通に制御する制御手段を
   有することを特徴とするメモリ回路。