JPH0366116A - 集積回路形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体集積回路（ＩＣ）の製造技術、特にＭ
ＯＳトランジスタとバイポーラトランジスタを含んだ集
積回路の様々なレベルを整合する（見当を付ける：ｒｅ
ｇｉｓｔｒａｔｉｏｎ　）技術に関する。

［従来の技術］ 半導体ＩＣは、例えばシリコンのような半導体ウェハー
の本体の上部大部分の表面にパターン層を連続的に形成
することで製造される。各層は、例えば、リソグラフに
よるマスクとエツチング技術によりパターン化される金
属や絶縁体、半導体材料により構成される。各リングラ
フステップはデバイスのレベルを規定する。この方法で
ＭＯＳや、パイポーラトランジストタ、またはその両方
を含んだＩＣが形成される間、見当マークとして知られ
る一連の基準整合マークが使われる。前述の各マークは
見当特徴をもつ。１ウエハーにつき、３個のマークが必
要である。前述の各マークは、上から見た場合、例えば
十字形をし、ウェハーの表面上のそれ専用の見当マーク
領域に形成される。

見当マークの形状の位置は電子線リソグラフにおけるマ
ークの中心で規定され、他のリソグラフでは、マークの
中心、または端部で示される。こうした見当マークは、
例えば、光リソグラフや電子線書き込みリソグラフのよ
うに、リソグラフ書き込みの手段を用いることに際し、
ウェハーの整合用に用いられる。このようにして、ＩＣ
トランジスタデバイスの様々な形状（すなわち専用のデ
バイス領域に配置されたデバイスの形状）の得られた位
置は、見当マークやさらに場合によっては互いのマーク
に沿って整合される。

一連の見当マークに沿った、デバイス形状の位置の各整
合には重要な無視できない整合エラーつまり±ｅがある
。即ち、予め定めてあったレベル上のデバイス形状と見
当マークの間の距離が±ｅ程度変化しうる。ｅはリソグ
ラフ技術を用いた際の避けられない不完全性や制御でき
ないランダムな変化に対応する標準偏差を示す。さらに
、二重 つの異なったデバイスレベルを両デバイスレベルの前の
レベルからの同じ組の見当マークを用いて形成すること
が必要な場合では、他の形状に沿った形状の一つの位置
における全整合エラーの標準偏差はｅＪ２で、すなわち
整合エラーによる偏差は単一レベルの整合の偏差のほぼ
１．５倍である。

各レベルが違うレベルで見当マークに整合される場合、
その整合は累進的に悪化していくこともありうる。

ＭＯＳ）ランジスタの形成において、例えば、同じ見当
マークの前の組が酸化物領域やゲート電極の整合に用い
られる場合、形成された酸化物領域層や後続のポリシリ
コンのゲート電極層の各形状に関連した二重の不整合の
問題が起こる。

光リソグラフの従来の技術において、二重の不整合の問
題は、デバイス領域に形成されるデバイスの酸化物領域
の端部をリソグラフすると同時に酸化物領域層に見当マ
ークをリソグラフすることによって避けられた。そして
酸化物領域層のこうした見当マークは、ポリシリコンの
ゲート電極の整合にも用いられる。かくして、見当マー
クとデバイス形状は同しりソゲラフレベル上にあるので
、見当マーク領域に配置されたマークにあわせてデバイ
ス領域に配置された酸化物領域層の端部の間の不整合は
なくなる。ポリシリコンのゲート電極の後続整合は、デ
バイス領域の酸化物領域の端部とポリシリコンゲート電
極の端部の間には、二重の不整合、ｅＪ２ではなく、単
一整合エラー±ｅたけになる。しかし、光リソグラフ以
外のりソゲラフ扶術、例えば直接電子線書き込みリソグ
ラフを用いたとき（例えばゲートレベルの０．３マイク
ロメータ以下形状サイズのような、より高度な解像を行
う目的で）、半導体に接触している酸化物領域の端部は
、必要な精度をもって、酸化物の端部の位置のビームに
よって基板と同じ検出が可能になる程の十分なコントラ
ストは必ずしも付与できない。特に、酸化物領域の端部
は、とりわけ薄い酸化物領域の場合には、例えばこうし
た端部近傍の電子線の後方散乱のパターンを観察するこ
とによっては、正確には判断できない。故に、こうした
酸化物領域の端部は望ましい正確な見当マーク、即ち、
実質的に不整合が零なものとしては、必ずしも有用では
ない。以上より、従来技術において、リソグラフレベル
は整合の目的だけに規定されている。金属や金属珪化物
見当マークは、光りソゲラフ技術以外で、二重の不整合
の欠陥はあるが、使用されている。

［発明の概要］ 前述の二重の不整合問題は、自己整合金属や金属珪化物
の見当マークのような検出性能を強調した自己整合の見
当特徴を用いた集積回路を形成することで、解消される
。さらに明確には本発明は（ａ）表面に、見当特徴と第
１デバイス形状を持った第１材料の第１リングラフパタ
ーン層を形成するステップ、 （ｂ）強調見当特徴を形成するために、デバイス形状で
なく見当特徴を強調するステップ、このステップは、第
１材料の第１パターン層の見当特徴の端部にほぼ一致し
た少なくとも一つの端部を持った第２材料の自己整合層
を形成し、第２材料は半導体材料や第１材料とは異質の
材料であり、（ｃ）表面に第２デバイス形状を持った第
３材料の第２リングラフパターン層を形成するステップ
、このステップは、第１デバイス形状に合わせて第２デ
バイス形状を整合するための旦準マークとして強調した
見当特徴の端部を用いる を含んだ方法により半導体本体の表面に集積回路を形成
することを含む。

見当特徴を強調するステップは、電子線リングラフの電
子線によってその検出性能を改善し、それによって二重
不整合問題を回避し、整合の正確さが向上される。また
本発明の幾つかの実施例において、強調ステップは前の
りソゲラフパターンレベルの後や、例えばポリシリコン
やレジストのような特定の材料の堆積の後、高温処理の
後で有効に実行できる。それによって見当特徴の検出性
能の完全性と正確性が維持される。

［実施例］ 以下図を参照しながら本発明をさらに詳細に説明する。

第１図において、本発明の実施例に従って、ｎ−チャン
ネルＭＯ５Ｉ−ランジスタの形成の段階を示す。技術的
に既知であるが、様々な不純物イオン注入ステップが、
例えば、閾値電圧を調整するために様々な形成段階で行
われる。こうしたステップはここでは触れない。

第１図で示されるように、標準的な技術を用いて、ｐ形
半導体シリコン本体１０の上面は、酸化物領域（二酸化
シリコン）層１１によって、ゲト酸化物層１０１．１０
２の位置のための窓１００．２００を除いて、コートさ
れる。窓１００は見当マーク領域に配置され、窓２００
はデバイス領域に配置される。窓１００は上から見たと
き十字の形をしており、また本体１０の表面（図示せず
）には最低３つの窓がある。技術的に既知であるが、酸
化物領域層１１はゲート酸化物層１０１．１０２に比べ
て薄い。端部１１０．１１１は見当マークを規定し、端
部１１２．１１３はデバイス形状を直接電子線書ぎ込み
リソグラフや光りソゲラフによって輪郭を書くことで規
定する。例えば、即ち、使われるべき直接電子線書き込
みリソグラ０ フより正確でないリソグラフさえ、より重要な後続のり
ソゲラフステップのために用いられる。

次に（第２図）、ポリシリコン層１２は等方堆積され、
保護二酸化シリコン層１３がポリシリコン層１２上に堆
積される。

そして（第３図）、二酸化シリコン層１３、ポリシリコ
ン層１２は、窓２００ではなく窓１００を取り囲む領域
を選択的にマスクキング、エツチングすることで、選択
的にエツチングされる。このリソグラフの整合は、後続
の整合はど重要ではない。ポリシリコンを有効にエツチ
ングするのに用いた技術は、その下の酸化物領域層１１
はエツチングしない。比較的薄いゲート酸化物層１０１
は、酸化物領域１１、保護酸化物層１３のわずかな薄さ
と一緒になって完全に除去される。

次に（第４囚）、プラチナ雇はプラチナがシリコンに接
触している所は、プラチナ珪化物を形成するために、ス
パッタ堆積され、焼固される。そして王水でエツチング
され、全てのプラチナは除去されるが、プラチナ珪化物
層１４．１５は本体１ １０の上面とポリシリコン層１２の側面にそれぞれ残存
する。珪化物層１４の右側と左側の端部１４１と１４２
は酸化物領域層１１の端部１１１と１１０にそれぞれ一
致することが表される。その−層良い明確さによって、
珪化物層１４は効果的に酸化物領域の端部１１０と１１
１の検出性能を、後続の電子線リソグラフの間の電子線
によって向上させている。こうし、酸化物領域層の端部
１１０と１１１によって規定される見当マークは珪化物
層１４によって強調される。

ポリシリコン層１２の側面に配置された珪化物層１５は
余り有効な役割を果たさないので、深く言及しない。

第５図乃至第７図は、酸化物領域層１１の端部１１０と
１１１が珪化物層１４により強調されるに伴い、どの様
にＭＯＳ）ランジスタのゲート電極（第７図）を形成す
る為に用いられるかを示す。

第５図において、別の保護層１６（例えば窒化シリコン
）は堆積と標準的な光りソゲラフパターンによって、珪
化物層１４．１５上の限定された領２ 域のみの上面に覆われるために、粗雑な整合に形成され
ることを示す。

次に（第６図）、エツチングに対するマスクとして保護
層１６を用いて、二酸化シリコン層１３は保護層１６の
下の領域を除いて除去することができる。この（選択的
な）二酸化シリコン層１３の除去は、後続の形成技術の
選択によっては必要ではない。

次に、それぞれ左側と右側の端部１１４と１１５を持っ
たポリシリコンゲート電極１２２（第７図）を形成する
ために、適切なレジスト層（図示せず）をスピニングオ
ンによって全面に堆積させる。このレジスト層はポリシ
リコンゲート１２２の望ましいパターンに従って、選ば
れた位置で電子線に露出される。電子線（書き込み）の
打込みの位置の正確な配置は、酸化物領域層１１の端部
１１０．１１１、（珪化物層１４の端部１４１．１４２
）によって規定される強調見当マークの電子線による（
後方散乱）検出によって、決定される。珪化物層１４の
端部１４１．１４２は、珪化３ 物層１４の欠落した場合の酸化物領域１１の端部１１０
．１１１よりも簡単に電子線の後方散乱によって検出さ
れる。電子線への露出の後で、レジスト層は戊長し、ポ
リシリコン層―は、成長したレジスト層をエツチングに
対する保護層として用いて、エツチングされる。このよ
うにして、ポリシリコンゲート電極１２２は、酸化物領
域層１１の予め規定されたデバイス形状、すなわち、そ
の左側及び右側の端部１１２．１１３、に沿ったたった
一つの整合エラーを持ち、その左側及び右側の端部、１
１４．１１５を有して形成される。

このポリシリコンゲート電極１１２（第７図）が形成さ
れると同時に、−組のポリシリコン層（図示せず）が、
ゲートレベルに直接整合するためデバイスのより高いレ
ベルの後続の処理の間に、見当マークとして用いるのに
適した十字の形に形成される。

その後、ゲート電極としてポリシリコン電極１２２を持
ったトランジスタデバイスが既知の技術を用いて形成さ
れ、その後、標準的な技術によっ４ て、ソース、ドレイン領域、それらに接触している７は
気接点、碌々な望ましい金属皮膜で形成される。例えば
、拡散によるソースやドレインゾーンの形成に続いて、
第７図に示す構造の上面か、ＴＥ０１　（テトラ−エチ
ル−オーソーシリケイト）の誘′屯体雇で覆われている
。そして、ポリシリコンの端部または、金属珪化物見当
マークのいす′れかが、既知の技術で、こうしたゾーン
の電気的接触を形成するために、ＴＥＯ３層中に窓を開
かせるためのリソグラフ技術と共に電子線を整合するの
に用いられる。

第８図乃至第１１図において、本発明の別の実施例を示
す。これは、第１図乃至第７図で述べたた隆起酸化物領
域端部の代わりに、埋め込み絶縁酸化物の端部を含む。

第８図に示されるように、ｐ形半導体本体１００は本体
の上面に配置された端部１３１．１３２をリソグラフで
規定するバタン埋め込み絶縁酸化物層３１を持つ。この
埋め込み絶縁酸化物層３１は、ｎ影領域３２．３７、ｐ
形領域３４．３５、ｎ十領域３３．３６と共に、］５ 厳密な整合しない標準的電子線リソグラフ技術や、光り
ソゲラフ技術、堆積技術、プレーナー技術、不純物イオ
ン注入技術によって形成される。

ｎ影領域３２は、ｎ十領域３３とともに、形成されるべ
きｐチャンネルＭＯＳトランジスタ用のｎタブとして使
用される。ｐ形領域３４は、形成されるべきｎチャンネ
ルＭＯ５Ｉ−ランジスタ用のｐタブとして使用される。

ｐ影領域３５は、形成されているバイポーラｐ　ｎ　ｐ
　ｌ・ランジスタのベスゾーンとして使用される。ｎ中
領域３６は、バイポーラトランジスタのベース領域とし
て、ｎ影領域３７は、コレクタ接触ゾーンとして用いら
れる。ｎ影領域３２と３７は同時に形成される。ｎ＋領
域３３と３６もまた同時に形成される。見当領域は、ｐ
領域（第１０図乃至第１１図）基板の代わりで、不純物
をドープしたｐ領域（３４と同じ）、ｎまたはｎ十領域
（３２または３３と同し）、ｐまたはｎ十領域（３５，
３６と同じ）である。

これによってマスクレベルがセーブできる。

さらに第８図に示されるように、本体１００の６ 上面の全面にゲート酸化物層４１やポリシリコンゲート
層４２、絶縁酸化物層４３を成長、堆積させる。

酸化物層３１の端部１３１と１３２は本体のシリコン桐
材によって区分される。そして、こうした端部は通常望
ましくない少量の観測可能なコントラストを正確な見当
マークとして使用するために供給する。観測可能なコン
トラストを強調するために窓３００（第９図）を、例え
ば通常の光りソゲラフマスクやエツチングによって形成
する。

次に、プラチナ層を上面の上全面に堆積させ、シリコン
が露出した所にプラチナ珪化物を形成するために焼固さ
せる。これにより、プラチナ珪化物層４４と４５（第１
０図）を、即ち、下の表面材料がシリコンである所に形
成する。本体の露出したシリコン表面上に配置されたプ
ラチナ層４４が、酸化物層３１の端部１３１と１３２を
補強（強調）する。ポリシリコン層４２の側壁上に配置
されたプラチナ珪化物層４５と４６は重要ではない。上
から見たとき、プラチナ珪化物層４４はほぼ十字７ の形をしており、十字の形成において少なくとも他の二
つ前述の層を同時に形成される。

次に（第１１図）、保護窒化シリコン層４６が堆積され
、窓３００に隣接した部分だけに形成されている構造の
上面を覆うようにマスク、エツチングされる。

埋め込み酸化物層３１の端部１３１と１３２は、珪化物
層４４によって強調され、電子線リングラフにより二重
の不整合の問題なく、ｎタブ３２中にｐチャンネルＭＯ
８）ランジスタを、ｐタブ３４中にｎチャンネルＭＯ５
）ランジスタを、そしてベースゾーンとしてｐ形領域を
Ｊ’４ｆったバイポーラｐｎｐトランジスタを、コレク
タゾーンとしてｎ中領域３６を形成するのに用いられて
いる。

本発明は実施例を用いて詳細に記述しているが、本発明
の範囲から離れずに様々な修正がなされている。例えば
、珪化物を形成するプラチナ以外の金属（例：コバルト
、チタン、タングステン、タンタル）が金属珪化物層１
４に使用されうる。さらに、例えばチタンを１０重量％
とタングステン８ が９０重量％の金属混合物が、使用されている。

また、スパッタ堆積の代わりに、蒸着や、メツキ、化学
気相堆積法が、前述の金属の堆積に使用されている。最
後に金属珪化物の代わりにタングステンや、ニッケル、
コバルト、プラチナ、パラジウムの様な金属を金属珪化
物やシリコンの薄い層上や、シリコン自身の上に直接堆
積させ、選択した化学気相堆積法や、ブラチングの様な
技術による前述の金属の選択的な堆積によってマスク形
状の強調目的の為に用いることができる。さらにｎチャ
ンネルＭＯＳトランジスタ（第７図）に加えて、既知の
技術において、シリコン本体１０のＮタブを使うことに
よって、ｐチャンネルＭＯ８）ランジスタが形成できる
。また電子線リソグラフの代わりに、Ｘ線のように他の
りソゲラフによって強調された見当特徴に応じて使用で
きる。

尚、特許請求の範囲に記載した参照番号は、発明の容易
なる理解のためで、その権利範囲を制限するよう解釈さ
れるべきではない。

【図面の簡単な説明】

第１図乃至第７図は本発明の実施例に従って、形成され
る半導体ＩＣの一部分の連続したステップのの断面図、 第８図乃至第１１図は本発明の別の実施例に従って、形
成される半導体ＩＣの一部分の連続した段階の断面図で
ある。 出　願　人：アメリカン　テレフォン　アンド１つ ０ ８７一

Claims (14)

【特許請求の範囲】
1. （１）（ａ）表面に、見当特徴（１０１）と第１デバイ
   ス形状（１０２）を有する第１材料の第１リソグラフパ
   ターン層（１１）を形成するステップ、（ｂ）強調自己
   整合層（１４）を形成するために、見当特徴を強調する
   ステップ、 ここで、このステップは、第１材料の第１パターン層（
   １１）の見当特徴の端部（１１１）にほぼ一致した少な
   くとも一つの端部（１４１）を持つ半導体材料や第１材
   料とは異質の第２材料の自己整合層（１４）を形成する
   ステップを含み、（ｃ）表面に、第２デバイス形状（１
   ２２）を有する第３材料の第２リトグラフパターン層を
   、第１デバイス形状（１０２）に合わせて、第２デバイ
   ス形状（１２２）を整合するための基準マークとして強
   調見当特徴の端部（１１１）を用いて、形成するステッ
   プ、 からなることを特徴とする集積回路形成方法。
2. （２）第２のリソグラフィパターン層を形成するステッ
   プは、直接電子線書き込みを用いるステップを含むこと
   を特徴とする請求項１記載の方法。
3. （３）第１材料の第１層は、酸化物層であることを特徴
   とする請求項１記載の方法。
4. （４）本体は、シリコンで、第１材料は、シリコン酸化
   物であることを特徴とする請求項３記載の方法。
5. （５）第２材料は、プラチナ、コバルト、チタン、タン
   グステン、タンタル、またはそれらの珪化物や混合物で
   あることを特徴とする請求項１０記載の方法。
6. （６）第３材料は、ポリシリコンであることを特徴とす
   る請求項４記載の方法。
7. （７）第３材料は、ポリシリコンであることを特徴とす
   る請求項３記載の方法。
8. （８）本体の表面に配置された、局部的に不純物をドー
   プしたデバイス領域が、見当特徴の強調ステップより先
   に形成されることを特徴とする請求項１記載の方法。
9. （９）本体はシリコンで、第１リソグラフパターン層は
   、本体の表面の埋め込み二酸化シリコンであることを特
   徴とする請求項８記載の方法。
10. （１０）第２材料は、金属または金属珪化物、またはそ
    れらの混合物であることを特徴とする請求項４記載の方
    法。
11. （１１）第２材料は、金属または金属珪化物、またはそ
    れらの混合物であることを特徴とする請求項３記載の方
    法。
12. （１２）第２材料は、プラチナ、コバルト、チタン、タ
    ングステン、タンタル、またはそれらの珪化物や混合物
    であることを特徴とする請求項３記載の方法。
13. （１３）第２材料は、プラチナ、コバルト、チタン、タ
    ングステン、タンタル、またはそれらの珪化物や混合物
    であることを特徴とする請求項１記載の方法。
14. （１４）第２材料は、金属または金属珪化物、又はそれ
    らの混合物であることを特徴とする請求項１記載の方法
    。