JPH0263298B2 - - Google Patents
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- JPH0263298B2 JPH0263298B2 JP57018635A JP1863582A JPH0263298B2 JP H0263298 B2 JPH0263298 B2 JP H0263298B2 JP 57018635 A JP57018635 A JP 57018635A JP 1863582 A JP1863582 A JP 1863582A JP H0263298 B2 JPH0263298 B2 JP H0263298B2
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- JP
- Japan
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- thin film
- region
- conductivity type
- film
- electrode
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関わり、特
にMOS・FETやMOS・SITの如くゲート多結晶
電極のごく近傍にソースもしくはドレイン電極が
配されたものや、SITやバイポーラ・トランジス
タのように多結晶ソース（またはドレイン）やエ
ミツタ（またはコレクタ）電極のごく近傍にゲー
トやベース電極が配された半導体装置の容易かつ
精密な製造方法に関するものである。
にMOS・FETやMOS・SITの如くゲート多結晶
電極のごく近傍にソースもしくはドレイン電極が
配されたものや、SITやバイポーラ・トランジス
タのように多結晶ソース（またはドレイン）やエ
ミツタ（またはコレクタ）電極のごく近傍にゲー
トやベース電極が配された半導体装置の容易かつ
精密な製造方法に関するものである。
近年、素子の微細化が進むにつれ、マスク転写
工程での微少寸法加工・相対的位置合わせ精度が
問題になつている。例えば、MOS・FETのソー
ス・ドレイン電極領域に対するゲート電極の位置
や幅は、短チヤンネルになるに従い高精度が要求
され、かつソースまたはドレイン電極領域が小さ
くなるには、コンタクト開孔用加工は微細寸法
化・位置高精度化が要求される様になる。それ
故、マスク転写装置の性能で微細化の限度があ
り、ひいてはICの性能・集積密度に限界が生じ
てしまう。これを克服するため、種々のセルフ・
アライメント技術が開発されてきた。例えば、ゲ
ート電極となるSi多結晶をマスクにして、ソース
とドレイン電極領域を選択的に形成する方法があ
るが、これはソース・ドレイン電極領域の導電型
とゲート電極のそれが同じときに有効であり、異
なるときには使えないという限界があつた。ま
た、コンタクト寸法と許容位置誤差の関係で、む
しろソースやドレイン領域の寸法がきまつてしま
う状況になりつつなる。これらの問題は、
MOS・FETに限らず、バイポーラ・トランジス
タやSITについても同様である。特に、MOS・
SITの如くソース・ドレイン領域と多結晶ゲート
電極の導電型が異なることが特性上好ましいもの
には、上記の従来セルフ・アライン技術は適用で
きず、新しい製造方法が望まれている現状であ
る。
工程での微少寸法加工・相対的位置合わせ精度が
問題になつている。例えば、MOS・FETのソー
ス・ドレイン電極領域に対するゲート電極の位置
や幅は、短チヤンネルになるに従い高精度が要求
され、かつソースまたはドレイン電極領域が小さ
くなるには、コンタクト開孔用加工は微細寸法
化・位置高精度化が要求される様になる。それ
故、マスク転写装置の性能で微細化の限度があ
り、ひいてはICの性能・集積密度に限界が生じ
てしまう。これを克服するため、種々のセルフ・
アライメント技術が開発されてきた。例えば、ゲ
ート電極となるSi多結晶をマスクにして、ソース
とドレイン電極領域を選択的に形成する方法があ
るが、これはソース・ドレイン電極領域の導電型
とゲート電極のそれが同じときに有効であり、異
なるときには使えないという限界があつた。ま
た、コンタクト寸法と許容位置誤差の関係で、む
しろソースやドレイン領域の寸法がきまつてしま
う状況になりつつなる。これらの問題は、
MOS・FETに限らず、バイポーラ・トランジス
タやSITについても同様である。特に、MOS・
SITの如くソース・ドレイン領域と多結晶ゲート
電極の導電型が異なることが特性上好ましいもの
には、上記の従来セルフ・アライン技術は適用で
きず、新しい製造方法が望まれている現状であ
る。
本発明は、上記の状況に鑑みてなされたもの
で、MOS・SITの如く一導電型のソース・ドレ
イン領域に近接して異なる導電型の多結晶ゲート
電極を設ける半導体装置に、特に有効なセルフ・
アライン技術を用いた製造方法を提供するもので
ある。また、本発明は接合型SITやバイポーラ・
トランジスタにも適用できる製造工程を提供する
ものである。
で、MOS・SITの如く一導電型のソース・ドレ
イン領域に近接して異なる導電型の多結晶ゲート
電極を設ける半導体装置に、特に有効なセルフ・
アライン技術を用いた製造方法を提供するもので
ある。また、本発明は接合型SITやバイポーラ・
トランジスタにも適用できる製造工程を提供する
ものである。
本発明の製造工程は、
(1) 一導電型領域（例えばチヤンネル領域）の表
面に少なく共下層から窒化膜（第１薄膜）、第
２薄膜（例えば酸化膜）の多層膜を堆積 (2) 所定の第１部分（例えばソース・ドレイン領
域に対応）に開孔を有するマスク層（例えばレ
ジスト層）を設けて、第２薄膜をエツチする (3) マスク層を用い、第１薄膜を通して一導電型
領域にイオン注入で高不純物密度第１領域（例
えば、ソース・ドレイン領域）を設ける (4) 第３薄膜（例えばSi多結晶）を堆積し、マス
ク層を除去して第１部分以外はリフト・オフし
て、第３薄膜を選択的に残す (5) 第２部分（例えば、ゲート酸化膜領域に対
応）の第２薄膜と、第１部分内の第３部分（例
えば、ソース・ドレインコンタクト）上の第３
薄膜を残し、かつマスクとして用いて第１薄膜
を残し、さらに第２薄膜を除去して第３部分上
に第１・第３薄膜の多層膜を、第２部分には第
１薄膜を残す (6) 選択酸化を行なう (7) 第２部分上の第１薄膜を除去した後、所定の
処理（例えば、ゲート酸化膜成長）を行なう (8) 第２部分上に半導体薄膜（例えば、一導電型
Si多結晶層）を選択的に堆積し、第２電極とす
る (9) 第１部分の第１薄膜を除去してコンタクトを
設ける という一連の工程から成る。
面に少なく共下層から窒化膜（第１薄膜）、第
２薄膜（例えば酸化膜）の多層膜を堆積 (2) 所定の第１部分（例えばソース・ドレイン領
域に対応）に開孔を有するマスク層（例えばレ
ジスト層）を設けて、第２薄膜をエツチする (3) マスク層を用い、第１薄膜を通して一導電型
領域にイオン注入で高不純物密度第１領域（例
えば、ソース・ドレイン領域）を設ける (4) 第３薄膜（例えばSi多結晶）を堆積し、マス
ク層を除去して第１部分以外はリフト・オフし
て、第３薄膜を選択的に残す (5) 第２部分（例えば、ゲート酸化膜領域に対
応）の第２薄膜と、第１部分内の第３部分（例
えば、ソース・ドレインコンタクト）上の第３
薄膜を残し、かつマスクとして用いて第１薄膜
を残し、さらに第２薄膜を除去して第３部分上
に第１・第３薄膜の多層膜を、第２部分には第
１薄膜を残す (6) 選択酸化を行なう (7) 第２部分上の第１薄膜を除去した後、所定の
処理（例えば、ゲート酸化膜成長）を行なう (8) 第２部分上に半導体薄膜（例えば、一導電型
Si多結晶層）を選択的に堆積し、第２電極とす
る (9) 第１部分の第１薄膜を除去してコンタクトを
設ける という一連の工程から成る。
最低３回のマスク工程によつて、高密度第１領
域及び第２電極、さらにコンタクト開孔まで行な
える特徴を有する。またコンタクト開孔の寸法・
位置は自己整合的にきめられるので、微細素子に
は有利である。第２部分が実質的な活性領域とし
て働くので、第２電極形成時の寸法・位置はそれ
程厳しい寸法・位置精度は要求されない。これら
とあいまつて、従来の転写技術を用いても充分微
細素子が製造でき、高歩留り・低コスト化が達成
できる利点がある。
域及び第２電極、さらにコンタクト開孔まで行な
える特徴を有する。またコンタクト開孔の寸法・
位置は自己整合的にきめられるので、微細素子に
は有利である。第２部分が実質的な活性領域とし
て働くので、第２電極形成時の寸法・位置はそれ
程厳しい寸法・位置精度は要求されない。これら
とあいまつて、従来の転写技術を用いても充分微
細素子が製造でき、高歩留り・低コスト化が達成
できる利点がある。
本発明を、以下に図面を用いて詳しく説明し、
さらに明らかにする。
さらに明らかにする。
第１図ａ〜ｈには、MOS・FETを例にとつた
本発明の製造方法に沿つた工程断面図を示す。第
１図ａは、ｎ型基板（またはウエル）１０表面に
下から酸化膜５、窒化膜（第１薄膜）６、酸化膜
（第２薄膜）７を順次堆積し、ソース・ドレイン
に対応する部分（第１部分）Ｓ，Ｄに開孔をもつ
フオトレジスト層（マスク層）８で被覆した断面
である。フオトレジスト層８は、次工程の酸化膜
７のエツチ及びイオン注入のマスクとして、また
薄膜のリフト・オフ用として用いられる。この意
味で、レジスト層８は、PIQ系の有機材料（感光
性を有するものも含める）、電子線、Ｘ線用レジ
ストをも用いることができる。第１図ｂには、レ
ジスト層８をマスクに酸化膜７を選択エツチした
後、レジスト層８をマスクに、ボロン等Ｐ型不純
物イオンを第１部分Ｓ，Ｄに、酸化膜５、窒化膜
６を通して注入し、P+ドレイン、ソース領域１
１，１２を形成した断面を示す。通常酸化膜５は
500Å以下、窒化膜６は2000Å以下なので、イオ
ン注入は100KeV以上のエネルギーで充分であ
る。しかる後、Si薄膜（第３薄膜）９を蒸着、ス
パツタ、プラズマCVD、イオン・ビーム堆積等
の方法で、レジスト層８が変質しない温度以下で
全面に堆積する（第１図ｃ）。Si薄膜９の堆積は、
次工程でリフト・オフされやすい様に方向性をも
つことが望ましく、蒸着、イオンビーム等が好ま
しい。第１図ｄには、レジスト層８を除去するこ
とによりSi薄膜９をリフト・オフし、第１部分
Ｄ，Ｓ上にのみSi薄膜１９，２９を残す工程、選
択的に将来のゲート領域（第２部分）Ｇ上の酸化
膜７を残す工程、Si薄膜１９，２９と第２部分上
の酸化膜７をマスクに窒化膜６をエツチし、Ｄ，
Ｓ（第１部分）上及びＧ上（第２部分）の窒化膜
１６，２６，３６を残し、さらにＧ上の酸化膜７
を除去した工程後の断面である。Ｇ上の酸化膜７
を残すマスク工程は、第１部分Ｄ，Ｓ上のSi薄膜
１９，２９をもマスクの一部として用いられるの
で、位置精度はＤ，Ｓ部分の幅の1/2程度で充分
で、例えば、±0.5μmでよい。また、Si薄膜１９，
２９の不要部があれば同時に除くことができ、第
３部分にすることもできる。第１図ｅには、窒化
膜１６，２６，３６をマスクに、選択酸化膜１５
をフイールド部に設けた断面を示す。
本発明の製造方法に沿つた工程断面図を示す。第
１図ａは、ｎ型基板（またはウエル）１０表面に
下から酸化膜５、窒化膜（第１薄膜）６、酸化膜
（第２薄膜）７を順次堆積し、ソース・ドレイン
に対応する部分（第１部分）Ｓ，Ｄに開孔をもつ
フオトレジスト層（マスク層）８で被覆した断面
である。フオトレジスト層８は、次工程の酸化膜
７のエツチ及びイオン注入のマスクとして、また
薄膜のリフト・オフ用として用いられる。この意
味で、レジスト層８は、PIQ系の有機材料（感光
性を有するものも含める）、電子線、Ｘ線用レジ
ストをも用いることができる。第１図ｂには、レ
ジスト層８をマスクに酸化膜７を選択エツチした
後、レジスト層８をマスクに、ボロン等Ｐ型不純
物イオンを第１部分Ｓ，Ｄに、酸化膜５、窒化膜
６を通して注入し、P+ドレイン、ソース領域１
１，１２を形成した断面を示す。通常酸化膜５は
500Å以下、窒化膜６は2000Å以下なので、イオ
ン注入は100KeV以上のエネルギーで充分であ
る。しかる後、Si薄膜（第３薄膜）９を蒸着、ス
パツタ、プラズマCVD、イオン・ビーム堆積等
の方法で、レジスト層８が変質しない温度以下で
全面に堆積する（第１図ｃ）。Si薄膜９の堆積は、
次工程でリフト・オフされやすい様に方向性をも
つことが望ましく、蒸着、イオンビーム等が好ま
しい。第１図ｄには、レジスト層８を除去するこ
とによりSi薄膜９をリフト・オフし、第１部分
Ｄ，Ｓ上にのみSi薄膜１９，２９を残す工程、選
択的に将来のゲート領域（第２部分）Ｇ上の酸化
膜７を残す工程、Si薄膜１９，２９と第２部分上
の酸化膜７をマスクに窒化膜６をエツチし、Ｄ，
Ｓ（第１部分）上及びＧ上（第２部分）の窒化膜
１６，２６，３６を残し、さらにＧ上の酸化膜７
を除去した工程後の断面である。Ｇ上の酸化膜７
を残すマスク工程は、第１部分Ｄ，Ｓ上のSi薄膜
１９，２９をもマスクの一部として用いられるの
で、位置精度はＤ，Ｓ部分の幅の1/2程度で充分
で、例えば、±0.5μmでよい。また、Si薄膜１９，
２９の不要部があれば同時に除くことができ、第
３部分にすることもできる。第１図ｅには、窒化
膜１６，２６，３６をマスクに、選択酸化膜１５
をフイールド部に設けた断面を示す。
この工程での選択酸化膜１５が、フイールド酸
化膜として薄いときには、予め厚い酸化膜を設け
ておけばよい。この工程で、Si薄膜１９，２９は
少なく共一部酸化膜９１，９２に変換している。
第１図ｆでは、第２部分Ｇの窒化膜３６を第１部
分Ｄ，Ｓ上の酸化膜９１，９２をマスクに除去
し、さらにその後、第１部分Ｄ，Ｓ（または第３
部分）上の酸化膜９１，９２（さらにSi薄膜１
９，２９）を除去して、選択的に所望の厚みのゲ
ート酸化膜４を形成する。第１図ｇでは、多結晶
層堆積しゲート電極３を形成した断面を示す。ゲ
ート電極３はｎ型でもｐ型でもよく、しきい値電
圧を高くするためには、ｐ型を用いることができ
る。この後、ゲート電極３上の酸化膜２５及びフ
イールド酸化膜１５等をマスクに第１部分（第３
部分）上の窒化膜１６，２６及びその下の酸化膜
５をセルフアライン的に除去し、コンタクト開孔
CD，CSを設け、ドレイン・ソース電極１，２を
形成し完成する（第１図ｈ）。
化膜として薄いときには、予め厚い酸化膜を設け
ておけばよい。この工程で、Si薄膜１９，２９は
少なく共一部酸化膜９１，９２に変換している。
第１図ｆでは、第２部分Ｇの窒化膜３６を第１部
分Ｄ，Ｓ上の酸化膜９１，９２をマスクに除去
し、さらにその後、第１部分Ｄ，Ｓ（または第３
部分）上の酸化膜９１，９２（さらにSi薄膜１
９，２９）を除去して、選択的に所望の厚みのゲ
ート酸化膜４を形成する。第１図ｇでは、多結晶
層堆積しゲート電極３を形成した断面を示す。ゲ
ート電極３はｎ型でもｐ型でもよく、しきい値電
圧を高くするためには、ｐ型を用いることができ
る。この後、ゲート電極３上の酸化膜２５及びフ
イールド酸化膜１５等をマスクに第１部分（第３
部分）上の窒化膜１６，２６及びその下の酸化膜
５をセルフアライン的に除去し、コンタクト開孔
CD，CSを設け、ドレイン・ソース電極１，２を
形成し完成する（第１図ｈ）。
以上の工程によれば、ゲート絶縁膜４、ドレイ
ン・ソースコンタクトCD，CSが自己整合的に寸
法・位置が定まるので、高精度微細デバイスが実
現できる。また、本実施例で、最下層の酸化膜５
は歪緩和のため入れられたもので、本発明におい
て必須のものではない。また、第２薄膜７として
Si薄膜を用いれば、第３薄膜９として酸化膜を選
択でき、他の材料、例えば高融点金属とその硅化
物も組み合わせの１つとして使用できる。
ン・ソースコンタクトCD，CSが自己整合的に寸
法・位置が定まるので、高精度微細デバイスが実
現できる。また、本実施例で、最下層の酸化膜５
は歪緩和のため入れられたもので、本発明におい
て必須のものではない。また、第２薄膜７として
Si薄膜を用いれば、第３薄膜９として酸化膜を選
択でき、他の材料、例えば高融点金属とその硅化
物も組み合わせの１つとして使用できる。
第２図ａ〜ｆを用い、本発明の他の実施例を説
明する。この例は、特にMOSSITやシヨートチ
ヤンネルMOS・FETに有利な方法である。第２
図ａは、第１図ｂまでの工程と同様なプロセスを
経た後、酸化膜（第２薄膜）７をマスク層８を用
いサイドエツチした断面である。サイド・エツチ
量は、将来形成さるべきゲート部分（第２部分）
Ｇの寸法できまり、例えば0.5〜2.0μである。ま
た、このサイド・エツチプロセスは、イオン注入
によつて、ドレイン・ソースp+領域１１，１２
の形成前でも後でもよく、異方性エツチ後の等方
性エツチ、または等方性エツチのみによつて行な
え、ウエト・プロセス、ドライ・プロセスの両方
が使用できる。第２図ｂには、Si薄膜を堆積した
後、マスク層８のリフト・オフ作用で、第１部分
Ｄ，Ｓ上にSi薄膜１９，２９を残した断面を示
す。マスク層８がオーバー・ハングをもつので、
リフト・オフな非常に行ないやすい。第２図ｃで
は、マスク工程によつてフイールド部の酸化膜７
を除去し、第２部分Ｇに残つた酸化膜３７とSi薄
膜１９，２９（第１または第３部分に対応）をマ
スクに窒化膜６を選択エツチした断面を示す。第
２図ｄには、第２部分Ｇ上の酸化膜３７を全面エ
ツチによつて除去した断面が示され、最下層の酸
化膜５は第１部分Ｄ，Ｓと第２部分Ｇに残され
る。必要に応じ、即ち寸法的により微細にすると
きには、酸化膜５をサイド・エツチしてもよい。
第２図ｅでは選択酸化膜１５を設け、第２図ｆで
は第１図の例と同様なプロセスでゲート酸化膜
４、ゲート電極３、ドレイン・ソースコンタクト
CD，CS及び電極１，２を設け、完成した断面を
示す。この様に、第２薄膜７のサイド・エツチを
利用すれば、第２図ｃで説明したマスク工程がよ
り簡単になると共に、短いゲート長を容易に得る
ことができる。また、MOS・SITの様に、ゲー
ト電極３とドレイン・ソースp+領域１１，１２
との間にオフセツトが存在しても動作上問題にな
らず、むしろゲート長の短縮が周波数向上に好ま
しく、さらに基板１０と同導電型のゲート電極３
をオフ特性向上に必要なものは、本発明の製造方
法が最適である。
明する。この例は、特にMOSSITやシヨートチ
ヤンネルMOS・FETに有利な方法である。第２
図ａは、第１図ｂまでの工程と同様なプロセスを
経た後、酸化膜（第２薄膜）７をマスク層８を用
いサイドエツチした断面である。サイド・エツチ
量は、将来形成さるべきゲート部分（第２部分）
Ｇの寸法できまり、例えば0.5〜2.0μである。ま
た、このサイド・エツチプロセスは、イオン注入
によつて、ドレイン・ソースp+領域１１，１２
の形成前でも後でもよく、異方性エツチ後の等方
性エツチ、または等方性エツチのみによつて行な
え、ウエト・プロセス、ドライ・プロセスの両方
が使用できる。第２図ｂには、Si薄膜を堆積した
後、マスク層８のリフト・オフ作用で、第１部分
Ｄ，Ｓ上にSi薄膜１９，２９を残した断面を示
す。マスク層８がオーバー・ハングをもつので、
リフト・オフな非常に行ないやすい。第２図ｃで
は、マスク工程によつてフイールド部の酸化膜７
を除去し、第２部分Ｇに残つた酸化膜３７とSi薄
膜１９，２９（第１または第３部分に対応）をマ
スクに窒化膜６を選択エツチした断面を示す。第
２図ｄには、第２部分Ｇ上の酸化膜３７を全面エ
ツチによつて除去した断面が示され、最下層の酸
化膜５は第１部分Ｄ，Ｓと第２部分Ｇに残され
る。必要に応じ、即ち寸法的により微細にすると
きには、酸化膜５をサイド・エツチしてもよい。
第２図ｅでは選択酸化膜１５を設け、第２図ｆで
は第１図の例と同様なプロセスでゲート酸化膜
４、ゲート電極３、ドレイン・ソースコンタクト
CD，CS及び電極１，２を設け、完成した断面を
示す。この様に、第２薄膜７のサイド・エツチを
利用すれば、第２図ｃで説明したマスク工程がよ
り簡単になると共に、短いゲート長を容易に得る
ことができる。また、MOS・SITの様に、ゲー
ト電極３とドレイン・ソースp+領域１１，１２
との間にオフセツトが存在しても動作上問題にな
らず、むしろゲート長の短縮が周波数向上に好ま
しく、さらに基板１０と同導電型のゲート電極３
をオフ特性向上に必要なものは、本発明の製造方
法が最適である。
第１図、第２図で説明した実施例においては、
ドレイン・ソースp+領域１１，１２と同時に他
のp+領域も形成できるが、同時にコンタクト開
孔もされる。そのため、コンタクト不要なものも
しくは部分は、第３薄膜（Si薄膜）９を除いてし
まえばよく、フイールド上の酸化膜７を除去する
マスク工程を利用できる。
ドレイン・ソースp+領域１１，１２と同時に他
のp+領域も形成できるが、同時にコンタクト開
孔もされる。そのため、コンタクト不要なものも
しくは部分は、第３薄膜（Si薄膜）９を除いてし
まえばよく、フイールド上の酸化膜７を除去する
マスク工程を利用できる。
第３図ａ〜ｆを用い、接合型SITまたはＢ
SITを例にとり、本発明の他の実施例を説明す
る。第３図ａにおける第１部分Ｂは、p+ゲート
領域１４に対応し、n+基板または埋込層１００
の上のn+領域１１０に設けられる。第３図ｂで
は、第３薄膜（例えばSi薄膜）９を堆積した断面
を示し、第３図ｃではその後、第２薄膜（例えば
酸化膜）７をサイド・エツチした断面を示す。こ
のサイド・エツチは第２図で説明したプロセスで
も行なえる。この工程で、ソース領域（第２部
分）Ｅの形状・位置が定まる。第３図ｄには、マ
スク層８の除去後、マスク工程によつてフイール
ド部酸化膜７とコンタクト不要の第１部分（ゲー
ト領域）ＢのSi薄膜９を除去後、窒化膜６を選択
エツチした断面を示す。その結果、第１部分
（p+ゲート領域）１４のコンタクト部（第３部
分）CB上に窒化膜６４とSi薄膜４９が残り、ソ
ース部分（第２部分）Ｅ上に窒化膜６１のみが残
る（酸化膜７１は次工程の全面エツチでなくな
る）。第３図ｅでは選択酸化膜１５を形成し、第
３図ｆでは、第２部分Ｅの開孔（窒化膜６１及
び、酸化膜５のセルフ・アライン的除去）を用い
てn+ソース領域１１１を多結晶電極１０１を介
して形成、さらにゲート・コンタクトを自己整合
的に設けて電極・配線形成で完成する。
SITを例にとり、本発明の他の実施例を説明す
る。第３図ａにおける第１部分Ｂは、p+ゲート
領域１４に対応し、n+基板または埋込層１００
の上のn+領域１１０に設けられる。第３図ｂで
は、第３薄膜（例えばSi薄膜）９を堆積した断面
を示し、第３図ｃではその後、第２薄膜（例えば
酸化膜）７をサイド・エツチした断面を示す。こ
のサイド・エツチは第２図で説明したプロセスで
も行なえる。この工程で、ソース領域（第２部
分）Ｅの形状・位置が定まる。第３図ｄには、マ
スク層８の除去後、マスク工程によつてフイール
ド部酸化膜７とコンタクト不要の第１部分（ゲー
ト領域）ＢのSi薄膜９を除去後、窒化膜６を選択
エツチした断面を示す。その結果、第１部分
（p+ゲート領域）１４のコンタクト部（第３部
分）CB上に窒化膜６４とSi薄膜４９が残り、ソ
ース部分（第２部分）Ｅ上に窒化膜６１のみが残
る（酸化膜７１は次工程の全面エツチでなくな
る）。第３図ｅでは選択酸化膜１５を形成し、第
３図ｆでは、第２部分Ｅの開孔（窒化膜６１及
び、酸化膜５のセルフ・アライン的除去）を用い
てn+ソース領域１１１を多結晶電極１０１を介
して形成、さらにゲート・コンタクトを自己整合
的に設けて電極・配線形成で完成する。
この様に、この実施例では第２部分Ｅの開孔後
の処理を、第１図、第２図の例と異ならせて、
SITの主電極の１つであるn+ソース領域１１１を
設けたものである。また、この実施例の如く、第
１部分Ｂの特定領域である第３部分CBにコンタ
クトを開孔することも、工程をほとんど変えずに
行なえる利点がある。正立型SITに対して説明し
たが、倒立型にも応用できるし、n-領域１１０
の一部にｐ領域を設けておけば、npnバイポー
ラ・トランジスタにも適用される。さらに、第２
部分開孔後の処理をかえて第１図または第２図の
実施例を適用し、横型pnpトランジスタも製造で
きる。さらに、JFET、横型JSITへの応用も可能
であるのは、明らかであろう。
の処理を、第１図、第２図の例と異ならせて、
SITの主電極の１つであるn+ソース領域１１１を
設けたものである。また、この実施例の如く、第
１部分Ｂの特定領域である第３部分CBにコンタ
クトを開孔することも、工程をほとんど変えずに
行なえる利点がある。正立型SITに対して説明し
たが、倒立型にも応用できるし、n-領域１１０
の一部にｐ領域を設けておけば、npnバイポー
ラ・トランジスタにも適用される。さらに、第２
部分開孔後の処理をかえて第１図または第２図の
実施例を適用し、横型pnpトランジスタも製造で
きる。さらに、JFET、横型JSITへの応用も可能
であるのは、明らかであろう。
本発明は、各領域の導電型を変えることができ
るので、各種のトランジスタを含む集積回路にも
適用される。また、トランジスタに限らず、高不
純物密度近傍に多結晶電極がある素子のすべてに
用いることができるので、その適用範囲はきわめ
て広い。さらに、特別な微細加工用転写機を用い
ずに、微細デバイスが作れるので、VLSI実現の
簡素化、コスト・ダウンに大きな寄与をする。
るので、各種のトランジスタを含む集積回路にも
適用される。また、トランジスタに限らず、高不
純物密度近傍に多結晶電極がある素子のすべてに
用いることができるので、その適用範囲はきわめ
て広い。さらに、特別な微細加工用転写機を用い
ずに、微細デバイスが作れるので、VLSI実現の
簡素化、コスト・ダウンに大きな寄与をする。
第１図ａ〜ｈは、本発明による製造方法を
MOSFETに適用した例の工程順の断面図、第２
図ａ〜ｆは、本発明の製造方法をMOS・SITに
適用した例の工程順の断面図、第３図ａ〜ｆは、
本発明の製造方法を接合型SITに適用した例の各
工程に沿つた断面図である。 １０，１１０……ｎ型領域、１１……p+ドレ
イン領域、１２……p+ソース領域、４……ゲー
ト酸化膜、３……ゲート電極、１４……p+ゲー
ト領域、１００，１１１……n+領域、５，１５，
２５……酸化膜、６，１６，２６，３６，６１，
６４……窒化膜（第１薄膜）、７，３７，７１…
…酸化膜（第２薄膜）、９，１９，２９，４９…
…Si薄膜（第３薄膜）、８……マスク層、２０…
…イオンビーム、Ｓ，Ｄ，Ｂ……第１部分、Ｇ，
Ｅ……第２部分、CS，CD，CB……第３部分。
MOSFETに適用した例の工程順の断面図、第２
図ａ〜ｆは、本発明の製造方法をMOS・SITに
適用した例の工程順の断面図、第３図ａ〜ｆは、
本発明の製造方法を接合型SITに適用した例の各
工程に沿つた断面図である。 １０，１１０……ｎ型領域、１１……p+ドレ
イン領域、１２……p+ソース領域、４……ゲー
ト酸化膜、３……ゲート電極、１４……p+ゲー
ト領域、１００，１１１……n+領域、５，１５，
２５……酸化膜、６，１６，２６，３６，６１，
６４……窒化膜（第１薄膜）、７，３７，７１…
…酸化膜（第２薄膜）、９，１９，２９，４９…
…Si薄膜（第３薄膜）、８……マスク層、２０…
…イオンビーム、Ｓ，Ｄ，Ｂ……第１部分、Ｇ，
Ｅ……第２部分、CS，CD，CB……第３部分。
Claims (1)
- 【特許請求の範囲】 １ 一導電型半導体領域表面上に少なく共下から
窒化膜より成る第１薄膜と該薄膜と異なる第２薄
膜の多層膜を堆積する工程と、さらに所定の第１
部分に開孔を有するマスク層を設け前記第２薄膜
を選択エツチする工程と、前記マスク層を用い、
かつ第１薄膜を通して前記一導伝型領域の前記第
１部分に対応する部分にイオン注入で高不純物密
度第１領域を設ける工程と、前記第２薄膜と異な
る第３薄膜を堆積後、前記マスク層の除去による
リフト・オフ作用で前記第１部分の第１薄膜上に
第３薄膜を残す工程と、前記第１部分の近傍で所
定の第２部分の第２薄膜と、第１部分内の第３部
分の第３薄膜を残す工程と、残つた第２薄膜及び
第３薄膜をマスクにして第１薄膜を残した後、第
２薄膜を除去して第３部分に第１及び第２薄膜、
第２部分に第１薄膜を選択的に残す工程と、第１
薄膜をマスクに選択酸化膜を形成する工程と、第
２部分の第１薄膜を自己整合的に除去し前記一導
電型領域の一部を開孔し、所定の処理を行なう工
程と、少なく共前記第２部分を被覆した半導体薄
膜を選択的に堆積し第２電極とする工程と、第１
部分の第１薄膜を自己整合的に除去して前記第１
領域の一部を開孔して第１電極を形成する工程よ
り成る半導体装置の製造方法。 ２ 前記マスク層を用いた第２薄膜の選択エツチ
が、等方性エツチによるオーバー・エツチを含
み、前記マスク層にオーバー・ハングを設けるこ
とを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 ３ 前記第１領域を設けた後、前記マスク層除去
による第３薄膜のリフト・オフの前に、第２薄膜
を等方性エツチして第２部分の幅を狭めることを
特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。 ４ 前記第２薄膜が酸化膜、前記第３薄膜が半導
体薄膜、前記マスク層が感光性または感放射線性
レジスト層であることを特徴とする特許請求の範
囲第１項から第３項いずれか記載の半導体装置の
製造方法。 ５ 前記第１領域が前記一導電型領域を隔てて設
けられた逆導電型のソース・ドレイン領域であ
り、前記第２電極が一導電型多結晶層で前記一導
電型領域上に酸化膜を介したゲート電極であり、
前記第２部分開孔後の所定の処理によつてこの酸
化膜を設けることによりMOSトランジスタを形
成することを特徴とする特許請求の範囲第１項か
ら第４項いずれか記載の半導体装置の製造方法。 ６ 前記第１領域が前記一導電型領域をチヤンネ
ル領域となす逆導電型のゲート領域であり、前記
第２電極がソースもしくはドレインである一導電
型半導体薄膜であり、前記第２部分開孔後の所定
の処理は一導電型不純物選択添加もしくは特に何
もしないことにより接合型SITを形成することを
特徴とする特許請求の範囲第１項から第４項いず
れか記載の半導体装置の製造方法。 ７ 前記一導電型領域が逆導電型領域内に形成さ
れたベース領域であり、前記第１領域が一導電型
のベース電極領域であり、前記第２電極はエミツ
タもしくはコレクタである逆導電型半導体薄膜で
あり、前記第２部分開孔後の所定の処理は一導電
型不純物添加もしくは特に何もしないことにより
バイポーラ・トランジスタを形成することを特徴
とする特許請求の範囲第１項から第４項いずれか
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57018635A JPS58135675A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57018635A JPS58135675A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58135675A JPS58135675A (ja) | 1983-08-12 |
| JPH0263298B2 true JPH0263298B2 (ja) | 1990-12-27 |
Family
ID=11977064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57018635A Granted JPS58135675A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58135675A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02249280A (ja) * | 1989-03-22 | 1990-10-05 | Komatsu Ltd | 半導体装置 |
-
1982
- 1982-02-08 JP JP57018635A patent/JPS58135675A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58135675A (ja) | 1983-08-12 |
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