JP2803734B2 - 集積回路形成方法 - Google Patents
集積回路形成方法Info
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- JP2803734B2 JP2803734B2 JP2184435A JP18443590A JP2803734B2 JP 2803734 B2 JP2803734 B2 JP 2803734B2 JP 2184435 A JP2184435 A JP 2184435A JP 18443590 A JP18443590 A JP 18443590A JP 2803734 B2 JP2803734 B2 JP 2803734B2
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- semiconductor
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W46/501—Marks applied to devices, e.g. for alignment or identification for use before dicing
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/975—Substrate or mask aligning feature
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electron Beam Exposure (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路（IC）の製造技術、特にMO
Sトランジスタとバイポーラトランジスタを含んだ集積
回路の様々なレベルを整合する（見当を付ける:registr
ation）技術に関する。
Sトランジスタとバイポーラトランジスタを含んだ集積
回路の様々なレベルを整合する（見当を付ける:registr
ation）技術に関する。
［従来の技術］ 半導体ICは、例えばシリコンのような半導体ウェハー
の本体の上部大部分の表面にパターン層を連続的に形成
することで製造される。各層は、例えば、リソグラフに
よるマスクとエッチング技術によりパターン化される金
属や絶縁体、半導体材料により構成される。各リソグラ
フステップはデバイスのレベルを規定する。この方法で
MOSや、バイポーラトランジスタ、またはその両方を含
んだICが形成される間、見当マークとして知られる一連
の基準整合マークが使われる。前述の各マークは見当特
徴をもつ。１ウェハーにつき、３個のマークが必要であ
る。前述の各マークは、上から見た場合、例えば十字形
をし、ウェハーの表面上のそれ専用の見当マーク領域に
形成される。見当マークの形状の位置は電子線リソグラ
フにおけるマークの中心で規定され、他のリソグラフで
は、マークの中心、または端部で示される。こうして見
当マークは、例えば、光リソグラフや電子線書き込みリ
ソグラフのように、リソグラフ書き込みの手段を用いる
ことに際し、ウェハーの整合用に用いられる。このよう
にして、ICトランジスタデバイスの様々な形状（すなわ
ち専用のデバイス領域に配置されたデバイスの形状）の
得られた位置は、見当マークやさらに場合によっては互
いのマークに沿って整合される。
の本体の上部大部分の表面にパターン層を連続的に形成
することで製造される。各層は、例えば、リソグラフに
よるマスクとエッチング技術によりパターン化される金
属や絶縁体、半導体材料により構成される。各リソグラ
フステップはデバイスのレベルを規定する。この方法で
MOSや、バイポーラトランジスタ、またはその両方を含
んだICが形成される間、見当マークとして知られる一連
の基準整合マークが使われる。前述の各マークは見当特
徴をもつ。１ウェハーにつき、３個のマークが必要であ
る。前述の各マークは、上から見た場合、例えば十字形
をし、ウェハーの表面上のそれ専用の見当マーク領域に
形成される。見当マークの形状の位置は電子線リソグラ
フにおけるマークの中心で規定され、他のリソグラフで
は、マークの中心、または端部で示される。こうして見
当マークは、例えば、光リソグラフや電子線書き込みリ
ソグラフのように、リソグラフ書き込みの手段を用いる
ことに際し、ウェハーの整合用に用いられる。このよう
にして、ICトランジスタデバイスの様々な形状（すなわ
ち専用のデバイス領域に配置されたデバイスの形状）の
得られた位置は、見当マークやさらに場合によっては互
いのマークに沿って整合される。
一連の見当マークに沿った、デバイス形状の位置の各
整合には重要な無視できない整合エラー、つまり±ｅが
ある。即ち、予め定めてあったレベル上のデバイス形状
と見当マークの間の距離が±ｅ程度変化しうる。ｅはリ
ソグラフ技術を用いた際の避けられない不完全性や制御
できないランダムな変化に対応する標準偏差を示す。さ
らに、二つの異なったデバイスレベルを両デバイスレベ
ルの前のレベルからの同じ組の見当マークを用いて形成
することが必要な場合では、他の形状に沿った形状の一
つの位置における全整合エラーの標準偏差は で、すなわち整合エラーによる偏差は単一レベルの整合
の偏差のほぼ1.5倍である。各レベルが違うレベルで見
当マークに整合される場合、その整合は累進的に悪化し
ていくこともありうる。
整合には重要な無視できない整合エラー、つまり±ｅが
ある。即ち、予め定めてあったレベル上のデバイス形状
と見当マークの間の距離が±ｅ程度変化しうる。ｅはリ
ソグラフ技術を用いた際の避けられない不完全性や制御
できないランダムな変化に対応する標準偏差を示す。さ
らに、二つの異なったデバイスレベルを両デバイスレベ
ルの前のレベルからの同じ組の見当マークを用いて形成
することが必要な場合では、他の形状に沿った形状の一
つの位置における全整合エラーの標準偏差は で、すなわち整合エラーによる偏差は単一レベルの整合
の偏差のほぼ1.5倍である。各レベルが違うレベルで見
当マークに整合される場合、その整合は累進的に悪化し
ていくこともありうる。
MOSトランジスタの形成において、例えば、同じ見当
マークの前の組が酸化物領域やゲート電極の整合に用い
られる場合、形成された酸化物領域層や後続のポリシリ
コンのゲート電極層の各形状に関連した二重の不整合の
問題が起こる。
マークの前の組が酸化物領域やゲート電極の整合に用い
られる場合、形成された酸化物領域層や後続のポリシリ
コンのゲート電極層の各形状に関連した二重の不整合の
問題が起こる。
光リソグラフの従来の技術において、二重の不整合の
問題は、デバイス領域に形成されるデバイスの酸化物領
域の端部をリソグラフすると同時に酸化物領域層に見当
マークをリソグラフすることによって避けられた。そし
て酸化物領域層のこうした見当マークは、ポリシリコン
のゲート電極の整合にも用いられる。かくして、見当マ
ークとデバイス形状は同じリソグラフレベル上にあるの
で、見当マーク領域に配置されたマークにあわせてデバ
イス領域に配置された酸化物領域層の端部の間の不整合
はなくなる。ポリシリコンのゲート電極の後続整合は、
デバイス領域の酸化物領域の端部とポリシリコンゲート
電極の端部の間には、二重の不整合、 ではなく、単一整合エラー±ｅだけになる。しかし、光
リソグラフ以外のリソグラフ技術、例えば直接電子線書
き込みリソグラフを用いたとき（例えばゲートレベルの
0.3マイクロメータ以下形状サイズのような、より高度
な解像を行う目的で）、半導体に接触している酸化物領
域の端部は、必要な精度をもって、酸化物の端部の位置
のビームによって基板と同じ検出が可能になる程の十分
なコントラストは必ずしも付与できない。特に、酸化物
領域の端部は、とりわけ薄い酸化物領域の場合には、例
えばこうした端部近傍の電子線の後方散乱のパターンを
観察することによっては、正確には判断できない。故
に、こうした酸化物領域の端部は望ましい正確な見当マ
ーク、即ち、実質的に不整合が零なものとしては、必ず
しも有用ではない。以上より、従来技術において、リソ
グラフレベルは整合の目的だけに規定されている。金属
や金属珪化物見当マークは、光リソグラフ技術以外で、
二重の不整合の欠陥はあるが、使用されている。
問題は、デバイス領域に形成されるデバイスの酸化物領
域の端部をリソグラフすると同時に酸化物領域層に見当
マークをリソグラフすることによって避けられた。そし
て酸化物領域層のこうした見当マークは、ポリシリコン
のゲート電極の整合にも用いられる。かくして、見当マ
ークとデバイス形状は同じリソグラフレベル上にあるの
で、見当マーク領域に配置されたマークにあわせてデバ
イス領域に配置された酸化物領域層の端部の間の不整合
はなくなる。ポリシリコンのゲート電極の後続整合は、
デバイス領域の酸化物領域の端部とポリシリコンゲート
電極の端部の間には、二重の不整合、 ではなく、単一整合エラー±ｅだけになる。しかし、光
リソグラフ以外のリソグラフ技術、例えば直接電子線書
き込みリソグラフを用いたとき（例えばゲートレベルの
0.3マイクロメータ以下形状サイズのような、より高度
な解像を行う目的で）、半導体に接触している酸化物領
域の端部は、必要な精度をもって、酸化物の端部の位置
のビームによって基板と同じ検出が可能になる程の十分
なコントラストは必ずしも付与できない。特に、酸化物
領域の端部は、とりわけ薄い酸化物領域の場合には、例
えばこうした端部近傍の電子線の後方散乱のパターンを
観察することによっては、正確には判断できない。故
に、こうした酸化物領域の端部は望ましい正確な見当マ
ーク、即ち、実質的に不整合が零なものとしては、必ず
しも有用ではない。以上より、従来技術において、リソ
グラフレベルは整合の目的だけに規定されている。金属
や金属珪化物見当マークは、光リソグラフ技術以外で、
二重の不整合の欠陥はあるが、使用されている。
［発明の概要］ 前述の二重の不整合問題は、自己整合金属や金属珪化
物の見当マークのような検出性能を強調した自己整合の
見当特徴を用いた集積回路を形成することで、解消され
る。さらに明確には本発明は （ａ）表面に、見当特徴と第１デバイス形状を持った第
１材料の第１リソグラフパターン層を形成するステッ
プ、 （ｂ）強調見当特徴を形成するために、デバイス形状で
なく見当特徴を強調するステップ、このステップは、第
１材料の第１パターン層の見当特徴の端部にほぼ一致し
た少なくとも一つの端部を持った第２材料の自己整合層
を形成し、第２材料は半導体材料や第１材料とは異質の
材料であり、 （ｃ）表面に第２デバイス形状を持った第３材料の第２
リソグラフパターン層を形成するステップ、このステッ
プは、第１デバイス形状に合わせて第２デバイス形状を
整合するための基準マークとして強調した見当特徴の端
部を用いる を含んだ方法により半導体本体の表面に集積回路を形成
することを含む。
物の見当マークのような検出性能を強調した自己整合の
見当特徴を用いた集積回路を形成することで、解消され
る。さらに明確には本発明は （ａ）表面に、見当特徴と第１デバイス形状を持った第
１材料の第１リソグラフパターン層を形成するステッ
プ、 （ｂ）強調見当特徴を形成するために、デバイス形状で
なく見当特徴を強調するステップ、このステップは、第
１材料の第１パターン層の見当特徴の端部にほぼ一致し
た少なくとも一つの端部を持った第２材料の自己整合層
を形成し、第２材料は半導体材料や第１材料とは異質の
材料であり、 （ｃ）表面に第２デバイス形状を持った第３材料の第２
リソグラフパターン層を形成するステップ、このステッ
プは、第１デバイス形状に合わせて第２デバイス形状を
整合するための基準マークとして強調した見当特徴の端
部を用いる を含んだ方法により半導体本体の表面に集積回路を形成
することを含む。
見当特徴を強調するステップは、電子線リソグラフの
電子線によってその検出性能を改善し、それによって二
重不整合問題を回避し、整合の正確さが向上される。ま
た本発明の幾つかの実施例において、強調ステップは前
のリソグラフパターンレベルの後や、例えばポリシリコ
ンやレジストのような特定の材料の堆積の後、高温処理
の後で有効に実行できる。それによって見当特徴の検出
性能の完全性と正確性が維持される。
電子線によってその検出性能を改善し、それによって二
重不整合問題を回避し、整合の正確さが向上される。ま
た本発明の幾つかの実施例において、強調ステップは前
のリソグラフパターンレベルの後や、例えばポリシリコ
ンやレジストのような特定の材料の堆積の後、高温処理
の後で有効に実行できる。それによって見当特徴の検出
性能の完全性と正確性が維持される。
［実施例］ 以下図を参照しながら本発明をさらに詳細に説明す
る。第１図において、本発明の実施例に従って、ｎ−チ
ャンネルMOSトランジスタの形成の段階を示す。技術的
に既知であるが、様々な不純物イオン注入ステップが、
例えば、閾値電圧を調整するために様々な形成段階で行
われる。こうしたステップはここでは触れない。
る。第１図において、本発明の実施例に従って、ｎ−チ
ャンネルMOSトランジスタの形成の段階を示す。技術的
に既知であるが、様々な不純物イオン注入ステップが、
例えば、閾値電圧を調整するために様々な形成段階で行
われる。こうしたステップはここでは触れない。
第１図で示されるように、標準的な技術を用いて、ｐ
形半導体シリコン本体10の上面は、酸化物領域（二酸化
シリコン）層11によって、ゲート酸化物層101、102の位
置のための窓100、200を除いて、コートされる。窓100
は見当マーク領域に配置され、窓200はデバイス領域に
配置される。窓100は上から見たとき十字の形をしてお
り、また本体10の表面（図示せず）には最低３つの窓が
ある。技術的に既知であるが、酸化物領域層11はゲート
酸化物層101、102に比べて厚い。端部110、111は見当マ
ークを規定し、端部112、113はデバイス形状を直接電子
線書き込みリソグラフや光リソグラフによって輪郭を書
くことで規定する。例えば、即ち、使われるべき直接電
子線書き込みリソグラフより正確でないリソグラフさ
え、より重要な後続のリソグラフステップのために用い
られる。
形半導体シリコン本体10の上面は、酸化物領域（二酸化
シリコン）層11によって、ゲート酸化物層101、102の位
置のための窓100、200を除いて、コートされる。窓100
は見当マーク領域に配置され、窓200はデバイス領域に
配置される。窓100は上から見たとき十字の形をしてお
り、また本体10の表面（図示せず）には最低３つの窓が
ある。技術的に既知であるが、酸化物領域層11はゲート
酸化物層101、102に比べて厚い。端部110、111は見当マ
ークを規定し、端部112、113はデバイス形状を直接電子
線書き込みリソグラフや光リソグラフによって輪郭を書
くことで規定する。例えば、即ち、使われるべき直接電
子線書き込みリソグラフより正確でないリソグラフさ
え、より重要な後続のリソグラフステップのために用い
られる。
次に（第２図）、ポリシリコン層12は等方堆積され、
保護二酸化シリコン層13がポリシリコン層12上に堆積さ
れる。
保護二酸化シリコン層13がポリシリコン層12上に堆積さ
れる。
そして（第３図）、二酸化シリコン層13、ポリシリコ
ン層12は、窓200ではなく窓100を取り囲む領域を選択的
にマスクキング、エッチングすることで、選択的にエッ
チングされる。このリソグラフの整合は、後続の整合ほ
ど重要ではない。ポリシリコンを有効にエッチングする
のに用いた技術は、その下の酸化物領域層11はエッチン
グしない。比較的薄いゲート酸化物層101は、酸化物領
域11、保護酸化物層13のわずかな薄さと一緒になって完
全に除去される。
ン層12は、窓200ではなく窓100を取り囲む領域を選択的
にマスクキング、エッチングすることで、選択的にエッ
チングされる。このリソグラフの整合は、後続の整合ほ
ど重要ではない。ポリシリコンを有効にエッチングする
のに用いた技術は、その下の酸化物領域層11はエッチン
グしない。比較的薄いゲート酸化物層101は、酸化物領
域11、保護酸化物層13のわずかな薄さと一緒になって完
全に除去される。
次に（第４図）、プラチナ層はプラチナがシリコンに
接触している所は、プラチナ珪化物を形成するために、
スパッタ堆積され、焼固される。そして王水でエッチン
グされ、全てのプラチナは除去されるが、プラチナ珪化
物層14、15は本体10の上面とポリシリコン層12の側面に
それぞれ残存する。珪化物層14の右側と左側の端部141
と142は酸化物領域層11の端部111と110にそれぞれ一致
することが表される。その一層良い明確さによって、珪
化物層14は効果的に酸化物領域の端部110と111の検出性
能を、後続の電子線リソグラフの間の電子線によって向
上させている。こうして、酸化物領域層の端部110と111
によって規定される見当マークは珪化物層14によって強
調される。
接触している所は、プラチナ珪化物を形成するために、
スパッタ堆積され、焼固される。そして王水でエッチン
グされ、全てのプラチナは除去されるが、プラチナ珪化
物層14、15は本体10の上面とポリシリコン層12の側面に
それぞれ残存する。珪化物層14の右側と左側の端部141
と142は酸化物領域層11の端部111と110にそれぞれ一致
することが表される。その一層良い明確さによって、珪
化物層14は効果的に酸化物領域の端部110と111の検出性
能を、後続の電子線リソグラフの間の電子線によって向
上させている。こうして、酸化物領域層の端部110と111
によって規定される見当マークは珪化物層14によって強
調される。
ポリシリコン層12の側面に配置された珪化物層15は余
り有効な役割を果たさないので、深く言及しない。
り有効な役割を果たさないので、深く言及しない。
第５図乃至第７図は、酸化物領域層11の端部110と111
が珪化物層14により強調されるに伴い、どの様にMOSト
ランジスタのゲート電極（第７図）を形成する為に用い
られるかを示す。第５図において、別の保護層16（例え
ば窒化シリコン）は堆積と標準的な光リソグラフパター
ンによって、珪化物層14、15上の限定された領域のみの
上面に覆われるために、粗雑な整合に形成されることを
示す。
が珪化物層14により強調されるに伴い、どの様にMOSト
ランジスタのゲート電極（第７図）を形成する為に用い
られるかを示す。第５図において、別の保護層16（例え
ば窒化シリコン）は堆積と標準的な光リソグラフパター
ンによって、珪化物層14、15上の限定された領域のみの
上面に覆われるために、粗雑な整合に形成されることを
示す。
次に（第６図）、エッチングに対するマスクとして保
護層16を用いて、二酸化シリコン層13は保護層16の下の
領域を除いて除去することができる。この（選択的な）
二酸化シリコン層13の除去は、後続の形成技術の選択に
よっては必要ではない。
護層16を用いて、二酸化シリコン層13は保護層16の下の
領域を除いて除去することができる。この（選択的な）
二酸化シリコン層13の除去は、後続の形成技術の選択に
よっては必要ではない。
次に、それぞれ左側と右側の端部114と115を持ったポ
リシリコンゲート電極122（第７図）を形成するため
に、適切なレジスト層（図示せず）をスピニングオンに
よって全面に堆積させる。このレジスト層はポリシリコ
ンゲート122の望ましいパターンに従って、選ばれた位
置で電子線に露出される。電子線（書き込み）の打込み
の位置の正確な配置は、酸化物領域層11の端部110、11
1、（珪化物層14の端部141、142）によって規定される
強調見当マークの電子線による（後方散乱）検出によっ
て、決定される。珪化物層14の端部141、142は、珪化物
層14の欠落した場合の酸化物領域11の端部110、111より
も簡単に電子線の後方散乱によって検出される。電子線
への露出の後で、レジスト層は成長し、ポリシリコン層
は、成長したレジスト層をエッチングに対する保護層と
して用いて、エッチングされる。このようにして、ポリ
シリコンゲート電極122は、酸化物領域層11の予め規定
されたデバイス形状、すなわち、その左側及び右側の端
部112、113、に沿ったたった一つの整合エラーを持ち、
その左側及び右側の端部、114、115を有して形成され
る。
リシリコンゲート電極122（第７図）を形成するため
に、適切なレジスト層（図示せず）をスピニングオンに
よって全面に堆積させる。このレジスト層はポリシリコ
ンゲート122の望ましいパターンに従って、選ばれた位
置で電子線に露出される。電子線（書き込み）の打込み
の位置の正確な配置は、酸化物領域層11の端部110、11
1、（珪化物層14の端部141、142）によって規定される
強調見当マークの電子線による（後方散乱）検出によっ
て、決定される。珪化物層14の端部141、142は、珪化物
層14の欠落した場合の酸化物領域11の端部110、111より
も簡単に電子線の後方散乱によって検出される。電子線
への露出の後で、レジスト層は成長し、ポリシリコン層
は、成長したレジスト層をエッチングに対する保護層と
して用いて、エッチングされる。このようにして、ポリ
シリコンゲート電極122は、酸化物領域層11の予め規定
されたデバイス形状、すなわち、その左側及び右側の端
部112、113、に沿ったたった一つの整合エラーを持ち、
その左側及び右側の端部、114、115を有して形成され
る。
このポリシリコンゲート電極112（第７図）が形成さ
れると同時に、一組のポリシリコン層（図示せず）が、
ゲートレベルに直接整合するためデバイスのより高いレ
ベルの後続の処理の間に、見当マークとして用いるのに
適した十字の形に形成される。
れると同時に、一組のポリシリコン層（図示せず）が、
ゲートレベルに直接整合するためデバイスのより高いレ
ベルの後続の処理の間に、見当マークとして用いるのに
適した十字の形に形成される。
その後、ゲート電極としてポリシリコン電極122を持
ったトランジスタデバイスが既知の技術を用いて形成さ
れ、その後、標準的な技術によって、ソース、ドレイン
領域、それらに接触している電気接点、様々な望ましい
金属皮膜で形成される。例えば、拡散によるソースやド
レインゾーンの形成に続いて、第７図に示す構造の上面
が、TEOS（テトラ−エチル−オーソ−シリケイト）の誘
導体層で覆われている。そして、ポリシリコンの端部ま
たは、金属珪化物見当マークのいずれかが、既知の技術
で、こうしたゾーンの電気的接触を形成するために、TE
OS層中に窓を開かせるためのリソグラフ技術と共に電子
線を整合するのに用いられる。
ったトランジスタデバイスが既知の技術を用いて形成さ
れ、その後、標準的な技術によって、ソース、ドレイン
領域、それらに接触している電気接点、様々な望ましい
金属皮膜で形成される。例えば、拡散によるソースやド
レインゾーンの形成に続いて、第７図に示す構造の上面
が、TEOS（テトラ−エチル−オーソ−シリケイト）の誘
導体層で覆われている。そして、ポリシリコンの端部ま
たは、金属珪化物見当マークのいずれかが、既知の技術
で、こうしたゾーンの電気的接触を形成するために、TE
OS層中に窓を開かせるためのリソグラフ技術と共に電子
線を整合するのに用いられる。
第８図乃至第11図において、本発明の別の実施例を示
す。これは、第１図乃至第７図で述べたた隆起酸化物領
域端部の代わりに、埋め込み絶縁酸化物の端部を含む。
第８図に示されるように、ｐ形半導体本体100は本体の
上面に配置された端部131、132をリソグラフで規定する
パターン埋め込み絶縁酸化物層31を持つ。この埋め込み
絶縁酸化物層31は、ｎ形領域32、37、ｐ形領域34、35、
ｎ＋領域33、36と共に、厳密な整合しない標準的電子線
リソグラフ技術や、光リソグラフ技術、堆積技術、プレ
ーナー技術、不純物イオン注入技術によって形成され
る。
す。これは、第１図乃至第７図で述べたた隆起酸化物領
域端部の代わりに、埋め込み絶縁酸化物の端部を含む。
第８図に示されるように、ｐ形半導体本体100は本体の
上面に配置された端部131、132をリソグラフで規定する
パターン埋め込み絶縁酸化物層31を持つ。この埋め込み
絶縁酸化物層31は、ｎ形領域32、37、ｐ形領域34、35、
ｎ＋領域33、36と共に、厳密な整合しない標準的電子線
リソグラフ技術や、光リソグラフ技術、堆積技術、プレ
ーナー技術、不純物イオン注入技術によって形成され
る。
ｎ形領域32は、ｎ＋領域33とともに、形成されるべき
ｐチャンネルMOSトランジスタ用のｎタブとして使用さ
れる。ｐ形領域34は、形成されるべきｎチャンネルMOS
トランジスタ用のｐタブとして使用される。ｐ形領域35
は、形成されているバイポーラpnpトランジスタのベー
スゾーンとして使用される。ｎ＋領域36は、バイポーラ
トランジスタのベース領域として、ｎ形領域37は、コレ
クタ接触ゾーンとして用いられる。ｎ形領域32と37は同
時に形成される。ｎ＋領域33と36もまた同時に形成され
る。見当領域は、ｐ領域（第10図乃至第11図）基板の代
わりで、不純物をドープしたｐ領域（34と同じ）、ｎま
たはｎ＋領域（32または33と同じ）、ｐまたはｎ＋領域
（35、36と同じ）である。これによってマスクレベルが
セーブできる。
ｐチャンネルMOSトランジスタ用のｎタブとして使用さ
れる。ｐ形領域34は、形成されるべきｎチャンネルMOS
トランジスタ用のｐタブとして使用される。ｐ形領域35
は、形成されているバイポーラpnpトランジスタのベー
スゾーンとして使用される。ｎ＋領域36は、バイポーラ
トランジスタのベース領域として、ｎ形領域37は、コレ
クタ接触ゾーンとして用いられる。ｎ形領域32と37は同
時に形成される。ｎ＋領域33と36もまた同時に形成され
る。見当領域は、ｐ領域（第10図乃至第11図）基板の代
わりで、不純物をドープしたｐ領域（34と同じ）、ｎま
たはｎ＋領域（32または33と同じ）、ｐまたはｎ＋領域
（35、36と同じ）である。これによってマスクレベルが
セーブできる。
さらに第８図に示されるように、本体100の上面の全
面にゲート酸化物層41やポリシリコンゲート層42、絶縁
酸化物層43を成長、堆積させる。
面にゲート酸化物層41やポリシリコンゲート層42、絶縁
酸化物層43を成長、堆積させる。
酸化物層31の端部131と132は本体のシリコン材料によ
って区分される。そして、こうした端部は通常望ましく
ない少量の観測可能なコントラストを正確な見当マーク
として使用するために供給する。観測可能なコントラス
トを強調するために窓300（第９図）を、例えば通常の
光リソグラフマスクやエッチングによって形成する。次
に、プラチナ層を上面の上全面に堆積させ、シリコンが
露出した所にプラチナ珪化物を形成するために焼固させ
る。これにより、プラチナ珪化物層44と45（第10図）
を、即ち、下の表面材料がシリコンである所に形成す
る。本体の露出したシリコン表面上に配置されたプラチ
ナ層44が、酸化物層31の端部131と132を補強（強調）す
る。ポリシリコン層42の側壁上に配置されたプラチナ珪
化物層45と46は重要ではない。上から見たとき、プラチ
ナ珪化物層44はほぼ十字の形をしており、十字の形成に
おいて少なくとも他の二つ前述の層を同時に形成され
る。
って区分される。そして、こうした端部は通常望ましく
ない少量の観測可能なコントラストを正確な見当マーク
として使用するために供給する。観測可能なコントラス
トを強調するために窓300（第９図）を、例えば通常の
光リソグラフマスクやエッチングによって形成する。次
に、プラチナ層を上面の上全面に堆積させ、シリコンが
露出した所にプラチナ珪化物を形成するために焼固させ
る。これにより、プラチナ珪化物層44と45（第10図）
を、即ち、下の表面材料がシリコンである所に形成す
る。本体の露出したシリコン表面上に配置されたプラチ
ナ層44が、酸化物層31の端部131と132を補強（強調）す
る。ポリシリコン層42の側壁上に配置されたプラチナ珪
化物層45と46は重要ではない。上から見たとき、プラチ
ナ珪化物層44はほぼ十字の形をしており、十字の形成に
おいて少なくとも他の二つ前述の層を同時に形成され
る。
次に（第11図）、保護窒化シリコン層46が堆積され、
窓300に隣接した部分だけに形成されている構造の上面
を覆うようにマスク、エッチングされる。
窓300に隣接した部分だけに形成されている構造の上面
を覆うようにマスク、エッチングされる。
埋め込み酸化物層31の端部131と132は、珪化物層44に
よって強調され、電子線リソグラフにより二重の不整合
の問題なく、ｎタブ32中にｐチャンネルMOSトランジス
タを、ｐタブ34中にｎチャンネルMOSトランジスタを、
そしてベースゾーンとしてｐ形領域を持ったバイポーラ
pnpトランジスタを、コレクタゾーンとしてｎ＋領域36
を形成するのに用いられている。
よって強調され、電子線リソグラフにより二重の不整合
の問題なく、ｎタブ32中にｐチャンネルMOSトランジス
タを、ｐタブ34中にｎチャンネルMOSトランジスタを、
そしてベースゾーンとしてｐ形領域を持ったバイポーラ
pnpトランジスタを、コレクタゾーンとしてｎ＋領域36
を形成するのに用いられている。
本発明は実施例を用いて詳細に記述しているが、本発
明の範囲から離れずに様々な修正がなされうる。例え
ば、珪化物を形成するプラチナ以外の金属（例：コバル
ト、チタン、タングステン、タンタル）が金属珪化物層
14に使用されうる。さらに、例えばチタンを10重量％と
タングステンが90重量％の金属混合物が、使用されう
る。また、スパッタ堆積の代わりに、蒸着や、メッキ、
化学気相堆積法が、前述の金属の堆積に使用されうる。
最後に金属珪化物の代わりにタングステンや、ニッケ
ル、コバルト、プラチナ、パラジウムの様な金属を金属
珪化物やシリコンの薄い層上や、シリコン自身の上に直
接堆積させ、選択した化学気相堆積法や、メッキの様な
技術による前述の金属の選択的な堆積によってマスク形
状の強調目的の為に用いることができる。さらにｎチャ
ンネルMOSトランジスタ（第７図）に加えて、既知の技
術において、シリコン本体10のＮタブを使うことによっ
て、ｐチャンネルMOSトランジスタが形成できる。また
電子線リソグラフの代わりに、Ｘ線のように他のリソグ
ラフによって強調された見当特徴に応じて使用できる。
明の範囲から離れずに様々な修正がなされうる。例え
ば、珪化物を形成するプラチナ以外の金属（例：コバル
ト、チタン、タングステン、タンタル）が金属珪化物層
14に使用されうる。さらに、例えばチタンを10重量％と
タングステンが90重量％の金属混合物が、使用されう
る。また、スパッタ堆積の代わりに、蒸着や、メッキ、
化学気相堆積法が、前述の金属の堆積に使用されうる。
最後に金属珪化物の代わりにタングステンや、ニッケ
ル、コバルト、プラチナ、パラジウムの様な金属を金属
珪化物やシリコンの薄い層上や、シリコン自身の上に直
接堆積させ、選択した化学気相堆積法や、メッキの様な
技術による前述の金属の選択的な堆積によってマスク形
状の強調目的の為に用いることができる。さらにｎチャ
ンネルMOSトランジスタ（第７図）に加えて、既知の技
術において、シリコン本体10のＮタブを使うことによっ
て、ｐチャンネルMOSトランジスタが形成できる。また
電子線リソグラフの代わりに、Ｘ線のように他のリソグ
ラフによって強調された見当特徴に応じて使用できる。
尚、特許請求の範囲に記載した参照番号は、発明の容
易なる理解のためで、その権利範囲を制限するよう解釈
されるべきではない。
易なる理解のためで、その権利範囲を制限するよう解釈
されるべきではない。
第１図乃至第７図は本発明の実施例に従って、形成され
る半導体ICの一部分の連続したステップの断面図、 第８図乃至第11図は本発明の別の実施例に従って、形成
される半導体ICの一部分の連続した段階の断面図であ
る。
る半導体ICの一部分の連続したステップの断面図、 第８図乃至第11図は本発明の別の実施例に従って、形成
される半導体ICの一部分の連続した段階の断面図であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム トーマス リンチ アメリカ合衆国，07901 ニュージャー ジィ サミット，パサイック アベニュ ー 72 (72)発明者 シーラ バイジャ アメリカ合衆国，07060 ニュージャー ジィ ワッチャン，ワシントン ドライ ブ 170 (56)参考文献 特開 昭62−211957（ＪＰ，Ａ) 特開 昭60−111424（ＪＰ，Ａ)
Claims (4)
- 【請求項１】半導体（10）の表面に、見当特徴（101）
および第１デバイス形状（102）を有する第１材料の第
１リソグラフィパターン層（11）を形成するステップ
と、 前記第１リソグラフィパターン層の見当特徴のエッジ
（111）にほぼ一致した少なくとも１つのエッジ（141）
を有する、前記半導体および前記第１材料とは異なる第
２材料の自己整合層を形成し、前記第１デバイス形状で
はなく前記見当特徴を強調することによって強調見当特
徴（14）を形成する強調見当特徴形成ステップと、 前記第１デバイス形状に対して第２デバイス形状（12
2）を整合させるための基準マークとして前記強調見当
特徴のエッジ（141）を使用して、第２デバイス形状を
有する第３材料の第２リソグラフィパターン層を前記半
導体の表面上に形成する第２リソグラフィパターン層形
成ステップとからなる集積回路形成方法において、 前記強調見当特徴形成ステップは、 前記半導体の表面全体の上に金属を堆積して金属層を形
成するステップと、 前記金属を加熱して、前記第１デバイス形状の領域上で
はなく前記見当特徴の領域上に金属シリサイドの自己整
合層を形成するステップと、 前記第１デバイス形状の領域から金属を除去し、前記金
属シリサイドを前記見当特徴の領域上に残すステップと
を有することを特徴とする集積回路形成方法。 - 【請求項２】前記第２リソグラフィパターン層形成ステ
ップは、直接電子線書き込みにより前記第２リソグラフ
ィパターン層のパターンを形成するステップを含むこと
を特徴とする請求項１に記載の方法。 - 【請求項３】前記第２材料は、白金、コバルト、チタ
ン、タングステンまたはタンタルのケイ化物であること
を特徴とする請求項１または２に記載の方法。 - 【請求項４】半導体はシリコンであり、前記第３材料は
ポリシリコンであることを特徴とする請求項１、２また
は３に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/387,721 US4992394A (en) | 1989-07-31 | 1989-07-31 | Self aligned registration marks for integrated circuit fabrication |
| US387721 | 1989-07-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0366116A JPH0366116A (ja) | 1991-03-20 |
| JP2803734B2 true JP2803734B2 (ja) | 1998-09-24 |
Family
ID=23531108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2184435A Expired - Lifetime JP2803734B2 (ja) | 1989-07-31 | 1990-07-13 | 集積回路形成方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4992394A (ja) |
| EP (1) | EP0411797B1 (ja) |
| JP (1) | JP2803734B2 (ja) |
| DE (1) | DE69015494T2 (ja) |
| HK (1) | HK49296A (ja) |
| SG (1) | SG31595G (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5162259A (en) * | 1991-02-04 | 1992-11-10 | Motorola, Inc. | Method for forming a buried contact in a semiconductor device |
| IT1251393B (it) * | 1991-09-04 | 1995-05-09 | St Microelectronics Srl | Procedimento per la realizzazione di strutture metrologiche particolarmente per l'analisi dell'accuratezza di strumenti di misura di allineamento su substrati processati. |
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| KR960014963B1 (ko) * | 1993-10-15 | 1996-10-23 | 현대전자산업 주식회사 | 반도체 장치의 제조 방법 |
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| JPH0927529A (ja) * | 1995-07-12 | 1997-01-28 | Sony Corp | 位置合わせ検出用半導体装置 |
| DE19534784C1 (de) * | 1995-09-19 | 1997-04-24 | Siemens Ag | Halbleiter-Schaltungselement und Verfahren zu seiner Herstellung |
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| JP3519579B2 (ja) | 1997-09-09 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
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| KR100695876B1 (ko) * | 2005-06-24 | 2007-03-19 | 삼성전자주식회사 | 오버레이 키 및 그 형성 방법, 오버레이 키를 이용하여형성된 반도체 장치 및 그 제조 방법. |
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| CN102543733B (zh) * | 2010-12-08 | 2016-03-02 | 无锡华润上华科技有限公司 | Dmos工艺流程中的对位标记方法 |
| GB201816838D0 (en) * | 2018-10-16 | 2018-11-28 | Smith & Nephew | Systems and method for applying biocompatible encapsulation to sensor enabled wound monitoring and therapy dressings |
| CN110400752B (zh) * | 2019-08-29 | 2020-06-16 | 武汉新芯集成电路制造有限公司 | Ldmos器件及其制作方法 |
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| JPS564229A (en) * | 1979-06-26 | 1981-01-17 | Toshiba Corp | Semiconductor device |
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| JPS6143424A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 高精度の位置合せ方法 |
| JPS61100928A (ja) * | 1984-10-22 | 1986-05-19 | Mitsubishi Electric Corp | 半導体基板の位置合せマ−ク形成方法 |
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-
1989
- 1989-07-31 US US07/387,721 patent/US4992394A/en not_active Expired - Lifetime
-
1990
- 1990-07-13 JP JP2184435A patent/JP2803734B2/ja not_active Expired - Lifetime
- 1990-07-20 EP EP90307971A patent/EP0411797B1/en not_active Expired - Lifetime
- 1990-07-20 DE DE69015494T patent/DE69015494T2/de not_active Expired - Fee Related
-
1995
- 1995-02-22 SG SG31595A patent/SG31595G/en unknown
-
1996
- 1996-03-21 HK HK49296A patent/HK49296A/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| HK49296A (en) | 1996-03-29 |
| JPH0366116A (ja) | 1991-03-20 |
| DE69015494D1 (de) | 1995-02-09 |
| EP0411797A1 (en) | 1991-02-06 |
| SG31595G (en) | 1995-08-18 |
| EP0411797B1 (en) | 1994-12-28 |
| US4992394A (en) | 1991-02-12 |
| DE69015494T2 (de) | 1995-05-04 |
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