JPH06252025A - 位置合わせマークの形成方法 - Google Patents
位置合わせマークの形成方法Info
- Publication number
- JPH06252025A JPH06252025A JP5040333A JP4033393A JPH06252025A JP H06252025 A JPH06252025 A JP H06252025A JP 5040333 A JP5040333 A JP 5040333A JP 4033393 A JP4033393 A JP 4033393A JP H06252025 A JPH06252025 A JP H06252025A
- Authority
- JP
- Japan
- Prior art keywords
- film
- alignment mark
- insulating film
- electron beam
- forming
- Prior art date
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 本発明は，電子ビーム露光における位置合わ
せマークの形成方法に関し、コンタクトホールに埋め込
む高融点金属等の高反射材に対応して正確な位置合わせ
検出が可能な位置合わせマークを得ることを目的とす
る。 【構成】 半導体基板１上の第１の絶縁膜２に開口され
たコンタクトホール内に、電子ビーム10を良く反射する
高反射金属膜７が埋め込まれ、半導体基板１上の全面に
配線膜８を被覆し、レジスト膜９を塗布し、電子ビーム
露光によりパターニングされたレジスト膜９をマスクと
して、配線膜８をエッチングにより形成する半導体装置
の製造において、第１の絶縁膜２に開口された位置合わ
せマーク４の底面と、位置合わせマーク４を囲む枠パタ
ーン６とを同一の高反射金属膜７で被覆するように構成
する。
せマークの形成方法に関し、コンタクトホールに埋め込
む高融点金属等の高反射材に対応して正確な位置合わせ
検出が可能な位置合わせマークを得ることを目的とす
る。 【構成】 半導体基板１上の第１の絶縁膜２に開口され
たコンタクトホール内に、電子ビーム10を良く反射する
高反射金属膜７が埋め込まれ、半導体基板１上の全面に
配線膜８を被覆し、レジスト膜９を塗布し、電子ビーム
露光によりパターニングされたレジスト膜９をマスクと
して、配線膜８をエッチングにより形成する半導体装置
の製造において、第１の絶縁膜２に開口された位置合わ
せマーク４の底面と、位置合わせマーク４を囲む枠パタ
ーン６とを同一の高反射金属膜７で被覆するように構成
する。
Description
【０００１】
【産業上の利用分野】本発明は，電子ビーム露光におけ
る位置合わせマークの形成方法に関する。近年のＬＳＩ
は微細化され、サブミクロンのコンタクトホールに対す
る配線材料の埋め込み、または配線材料のカバレッジを
確保するために高融点金属であるタングステン（Ｗ）等
の埋め込み技術が使われるようになってきた。
る位置合わせマークの形成方法に関する。近年のＬＳＩ
は微細化され、サブミクロンのコンタクトホールに対す
る配線材料の埋め込み、または配線材料のカバレッジを
確保するために高融点金属であるタングステン（Ｗ）等
の埋め込み技術が使われるようになってきた。
【０００２】そのため、タングステンのような高反射材
に起因して、その上に被せるアルミニウム(Al)電極材を
パターニングするための電子ビーム露光時に従来の位置
合わせマークの形成方法では下記に述べるような問題が
生じて来る。
に起因して、その上に被せるアルミニウム(Al)電極材を
パターニングするための電子ビーム露光時に従来の位置
合わせマークの形成方法では下記に述べるような問題が
生じて来る。
【０００３】
【従来の技術】図６は従来例の説明図，図７は従来例の
位置合せマーク解析波形である。図において、29はシリ
コン(Si)基板、30は二酸化シリコン(SiO2)膜、31は位置
合わせマーク、32はタングステン(W) 膜である。
位置合せマーク解析波形である。図において、29はシリ
コン(Si)基板、30は二酸化シリコン(SiO2)膜、31は位置
合わせマーク、32はタングステン(W) 膜である。
【０００４】従来の配線材料の埋め込み技術を使った位
置合わせマークの形成方法においては、図６（ａ）に示
す位置合わせマーク31を構成するSiO2膜30の段差の凹部
の部分に、図６（ｂ）に示すように、Ｗ膜32等の高反射
材が付着するために、図７に示すような電子ビーム照射
時の下地の段差の凹凸による電子ビームの反射光強度の
差を検出して、位置合わせマーク31のエッジを判定する
検出方法は、Ｗ膜32等の高反射材により凹部の方がむし
ろ反射が強く、位置合わせマーク31のエッジが不鮮明な
光強度の高い解析波形になってしまい、位置合わせに誤
差が生じてしまう。
置合わせマークの形成方法においては、図６（ａ）に示
す位置合わせマーク31を構成するSiO2膜30の段差の凹部
の部分に、図６（ｂ）に示すように、Ｗ膜32等の高反射
材が付着するために、図７に示すような電子ビーム照射
時の下地の段差の凹凸による電子ビームの反射光強度の
差を検出して、位置合わせマーク31のエッジを判定する
検出方法は、Ｗ膜32等の高反射材により凹部の方がむし
ろ反射が強く、位置合わせマーク31のエッジが不鮮明な
光強度の高い解析波形になってしまい、位置合わせに誤
差が生じてしまう。
【０００５】
【発明が解決しようとする課題】従って、従来の位置合
わせ方法では、位置合わせマークのエッジの解析が出来
ず、位置合わせに支障を来していた。
わせ方法では、位置合わせマークのエッジの解析が出来
ず、位置合わせに支障を来していた。
【０００６】本発明は、以上の点を鑑み、位置合わせマ
ークの段差凸部と段差凹部を同じ材質にしておく事で、
材質が同じで単純な凹凸だけの位置合わせマークにし
て、位置合わせマークの解析波形をシャープにすること
を目的として提供されるものである。
ークの段差凸部と段差凹部を同じ材質にしておく事で、
材質が同じで単純な凹凸だけの位置合わせマークにし
て、位置合わせマークの解析波形をシャープにすること
を目的として提供されるものである。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図であり、位置合わせマークの形成方法、図２は本発明
の位置合わせパターン解析波形、図３は位置合わせマー
クの位置である。
図であり、位置合わせマークの形成方法、図２は本発明
の位置合わせパターン解析波形、図３は位置合わせマー
クの位置である。
【０００８】図において、１は半導体基板、２は第１の
絶縁膜、３は多結晶シリコン膜、４は位置合わせマー
ク、５は第２の絶縁膜、６は枠パターン、７は高反射金
属膜、８は配線膜、９はレジスト膜、10はスクライブラ
インである。
絶縁膜、３は多結晶シリコン膜、４は位置合わせマー
ク、５は第２の絶縁膜、６は枠パターン、７は高反射金
属膜、８は配線膜、９はレジスト膜、10はスクライブラ
インである。
【０００９】図３に示すように、ウエハプロセスの途中
工程において、従来はスクライブライン10上に形成さ
れ、全面除去していた多結晶シリコン膜を、位置合わせ
マーク形成領域には残して置き、位置合わせマーク４部
分を開口する。
工程において、従来はスクライブライン10上に形成さ
れ、全面除去していた多結晶シリコン膜を、位置合わせ
マーク形成領域には残して置き、位置合わせマーク４部
分を開口する。
【００１０】このマーク段差の凹部の位置合わせマーク
４とマーク段差凸部の枠パターン６を同様に同じ材質の
Ｗ膜等を成長させる。即ち、本発明の目的は、図１に示
すように、半導体基板１上の第１の絶縁膜２に開口され
た図示されないコンタクトホール内に、電子ビームを良
く反射する高反射金属膜７が埋め込まれ、該半導体基板
１上の全面に配線膜８を被覆し、レジスト膜９を塗布
し、電子ビーム露光によりパターニングされたレジスト
膜９をマスクとして、配線膜８をエッチングにより形成
する半導体装置の製造方法において、図１に示すよう
に、第１の絶縁膜２に開口された位置合わせマーク４の
底面と、位置合わせマーク４を囲む枠パターン６とを同
一の高反射金属膜７で被覆することにより、また、位置
合わせマークの形成方法としては、図１（ａ）に示すよ
うに、半導体基板１上に第１の絶縁膜２を形成する工程
と、第１の絶縁膜２上に多結晶シリコン膜３を被覆し、
多結晶シリコン膜３に位置合わせマーク４のパターンを
開口する工程と、第２の絶縁膜５を被覆する工程と、図
１（ｂ）に示すように、第２の絶縁膜５に、異方性ドラ
イエッチングにより、枠パターン６を開口し、併せて、
多結晶シリコン膜３をマスクとして第１の絶縁膜２に基
板に達する位置合わせマーク４を開口する工程と、図１
（ｃ）に示すように、位置合わせマーク４を形成する半
導体基板１上、及び枠パターン６を形成する多結晶シリ
コン膜３上に高反射金属膜７を選択成長する工程とを含
むことにより達成され、これにより、図１（ｄ）に示す
ように、半導体基板１上に配線膜８を被覆し、レジスト
膜９を塗布し、電子ビーム露光によりレジスト膜９をパ
ターニングし、レジスト膜９をマスクとして、配線膜８
をエッチングする工程が行われる。
４とマーク段差凸部の枠パターン６を同様に同じ材質の
Ｗ膜等を成長させる。即ち、本発明の目的は、図１に示
すように、半導体基板１上の第１の絶縁膜２に開口され
た図示されないコンタクトホール内に、電子ビームを良
く反射する高反射金属膜７が埋め込まれ、該半導体基板
１上の全面に配線膜８を被覆し、レジスト膜９を塗布
し、電子ビーム露光によりパターニングされたレジスト
膜９をマスクとして、配線膜８をエッチングにより形成
する半導体装置の製造方法において、図１に示すよう
に、第１の絶縁膜２に開口された位置合わせマーク４の
底面と、位置合わせマーク４を囲む枠パターン６とを同
一の高反射金属膜７で被覆することにより、また、位置
合わせマークの形成方法としては、図１（ａ）に示すよ
うに、半導体基板１上に第１の絶縁膜２を形成する工程
と、第１の絶縁膜２上に多結晶シリコン膜３を被覆し、
多結晶シリコン膜３に位置合わせマーク４のパターンを
開口する工程と、第２の絶縁膜５を被覆する工程と、図
１（ｂ）に示すように、第２の絶縁膜５に、異方性ドラ
イエッチングにより、枠パターン６を開口し、併せて、
多結晶シリコン膜３をマスクとして第１の絶縁膜２に基
板に達する位置合わせマーク４を開口する工程と、図１
（ｃ）に示すように、位置合わせマーク４を形成する半
導体基板１上、及び枠パターン６を形成する多結晶シリ
コン膜３上に高反射金属膜７を選択成長する工程とを含
むことにより達成され、これにより、図１（ｄ）に示す
ように、半導体基板１上に配線膜８を被覆し、レジスト
膜９を塗布し、電子ビーム露光によりレジスト膜９をパ
ターニングし、レジスト膜９をマスクとして、配線膜８
をエッチングする工程が行われる。
【００１１】
【作用】本発明では、位置合わせマークのエッジの段差
の凸部と凹部が同じ材質となり、シグナルは単純に凹凸
のみを検出するため、図２（ｂ）に示す電子ビームの反
射光強度は、図２（ａ）に示す位置合わせマーク４のエ
ッジに相当する位置においてシャープな解析波形が得ら
れ、正確な位置合わせを行うことができる。
の凸部と凹部が同じ材質となり、シグナルは単純に凹凸
のみを検出するため、図２（ｂ）に示す電子ビームの反
射光強度は、図２（ａ）に示す位置合わせマーク４のエ
ッジに相当する位置においてシャープな解析波形が得ら
れ、正確な位置合わせを行うことができる。
【００１２】
【実施例】図４、図５は本発明の一実施例の工程順模式
断面図である。図において、11はSi基板、12はフィール
ドSiO2膜、13はベース電極ポリSi膜、14はＢ+ 、15は B
F2 + 、16は層間SiO2膜、17は外部ベース、18はエミッタ
電極ポリSi膜、19は位置合わせマーク、20はAs+ 、21は
内部ベース、22はエミッタ、23はカバーSiO2膜、24は枠
パターン、25は位置合わせマーク、26はＷ膜、27は高反
射金属膜、28はAl電極配線である。
断面図である。図において、11はSi基板、12はフィール
ドSiO2膜、13はベース電極ポリSi膜、14はＢ+ 、15は B
F2 + 、16は層間SiO2膜、17は外部ベース、18はエミッタ
電極ポリSi膜、19は位置合わせマーク、20はAs+ 、21は
内部ベース、22はエミッタ、23はカバーSiO2膜、24は枠
パターン、25は位置合わせマーク、26はＷ膜、27は高反
射金属膜、28はAl電極配線である。
【００１３】図４、図５の工程順模式断面図の内、左側
はエミッタ自己整合ベース電極引き出し型の高速バイポ
ーラトランジスタの製造プロセスを示し、右側は前記の
各プロセスに対応して、ＬＳＩ用Si基板11のスクライブ
ライン内に設けた本発明の位置合わせマーク形成領域の
製造プロセスを示している。
はエミッタ自己整合ベース電極引き出し型の高速バイポ
ーラトランジスタの製造プロセスを示し、右側は前記の
各プロセスに対応して、ＬＳＩ用Si基板11のスクライブ
ライン内に設けた本発明の位置合わせマーク形成領域の
製造プロセスを示している。
【００１４】以下、右側の本発明の位置合せマークの形
成方法を主体として説明する。図４（ａ）に示すよう
に、ｐ型のSi基板11上に図示しない Si3N4膜をマスクと
して、選択酸化（ＬＯＣＯＳ）法によりフィールドSiO2
膜12を 6,000Åの厚さに形成するが、この時、スクライ
ブラインの位置合せマーク形成領域にもフィールドSiO2
膜12を同時に形成する。
成方法を主体として説明する。図４（ａ）に示すよう
に、ｐ型のSi基板11上に図示しない Si3N4膜をマスクと
して、選択酸化（ＬＯＣＯＳ）法によりフィールドSiO2
膜12を 6,000Åの厚さに形成するが、この時、スクライ
ブラインの位置合せマーク形成領域にもフィールドSiO2
膜12を同時に形成する。
【００１５】図４（ｂ）に示すように、Si基板11上全面
にポリSi膜を被覆し、外部ベース形成用の不純物とし
て、ボロンイオン(B+ )14 をこのポリSi膜にイオン注入
した後、ベース電極ポリSi膜13にパターニングする。そ
の後、Si基板11を 1,000℃でアニールして外部ベース17
を顕在化する。
にポリSi膜を被覆し、外部ベース形成用の不純物とし
て、ボロンイオン(B+ )14 をこのポリSi膜にイオン注入
した後、ベース電極ポリSi膜13にパターニングする。そ
の後、Si基板11を 1,000℃でアニールして外部ベース17
を顕在化する。
【００１６】図４（ｃ）に示すように、更に内部ベース
形成用の不純物として、弗化ボロンイオン (BF2+ )15
をイオン注入し、層間SiO2膜16を被覆するが、位置合せ
マーク形成領域はフィールドSiO2膜12のままにしてお
く。
形成用の不純物として、弗化ボロンイオン (BF2+ )15
をイオン注入し、層間SiO2膜16を被覆するが、位置合せ
マーク形成領域はフィールドSiO2膜12のままにしてお
く。
【００１７】図４（ｄ）に示すように、Si基板11上にポ
リSi膜を被覆し、エミッタ形成用の不純物として、砒素
イオン(As + ) 20をイオン注入し、その後、エミッタ電
極ポリSi膜15にパターニングするが、この時同時に、ス
クライブライン上のポリSi膜にも位置合わせマーク19を
開口する。続いて、Si基板を 1,000℃でアニールして、
内部ベース21、及びエミッタ22を顕在化する。
リSi膜を被覆し、エミッタ形成用の不純物として、砒素
イオン(As + ) 20をイオン注入し、その後、エミッタ電
極ポリSi膜15にパターニングするが、この時同時に、ス
クライブライン上のポリSi膜にも位置合わせマーク19を
開口する。続いて、Si基板を 1,000℃でアニールして、
内部ベース21、及びエミッタ22を顕在化する。
【００１８】図５（ｅ）に示すように、カバーSiO2膜23
を全面にＣＶＤ法により 5,000Åの厚さに被覆する。図
５（ｆ）に示すように、エミッタ電極接続用の開口部を
形成すると同時に、スクライブライン内の位置合せマー
クの周縁となる枠パターン24を開口し、更に、フィール
ドSiO2膜12とポリSi膜15をマスクとして、Si基板11が露
出するまで開口して位置合わせマーク25を形成する。
を全面にＣＶＤ法により 5,000Åの厚さに被覆する。図
５（ｆ）に示すように、エミッタ電極接続用の開口部を
形成すると同時に、スクライブライン内の位置合せマー
クの周縁となる枠パターン24を開口し、更に、フィール
ドSiO2膜12とポリSi膜15をマスクとして、Si基板11が露
出するまで開口して位置合わせマーク25を形成する。
【００１９】図５（ｇ）に示すように、エミッタ電極ポ
リSi膜15上にＷ膜26をＣＶＤ法により 3,000Åの厚さに
選択成長するが、同時に位置合せマーク25のSi基板11
上、及び枠パターン24のポリSi膜上にもＷ膜26をいちあ
わせマーク検出用の高反射金属膜27として選択成長す
る。
リSi膜15上にＷ膜26をＣＶＤ法により 3,000Åの厚さに
選択成長するが、同時に位置合せマーク25のSi基板11
上、及び枠パターン24のポリSi膜上にもＷ膜26をいちあ
わせマーク検出用の高反射金属膜27として選択成長す
る。
【００２０】図５（ｈ）に示すように、Si基板11上の全
面にスパッタ法によりAl膜を１μｍの厚さに被覆し、図
示しないレジスト膜を塗布し、スクライブライン内の位
置合せマーク25を用いて、電子ビーム露光によりレジス
ト膜をパターニングするが、この時、位置合せマーク25
とその周縁部の枠パターン24の位置のAl膜の下側には同
じ高反射金属膜27としてのＷ膜26が存在するので、電子
ビームで走査するとき、その反射光強度は位置合せマー
ク25の段差によるエッジ部分を前述の図２に示すように
鮮明な解析波形として現れ、精密な位置合わせが行なえ
る。
面にスパッタ法によりAl膜を１μｍの厚さに被覆し、図
示しないレジスト膜を塗布し、スクライブライン内の位
置合せマーク25を用いて、電子ビーム露光によりレジス
ト膜をパターニングするが、この時、位置合せマーク25
とその周縁部の枠パターン24の位置のAl膜の下側には同
じ高反射金属膜27としてのＷ膜26が存在するので、電子
ビームで走査するとき、その反射光強度は位置合せマー
ク25の段差によるエッジ部分を前述の図２に示すように
鮮明な解析波形として現れ、精密な位置合わせが行なえ
る。
【００２１】レジスト膜を電子ビーム露光後、現像及び
ベーキング硬化を行い、このレジスト膜をマスクとして
異方性プラズマドライエッチングによりAl膜をパターニ
ングして、微細なAl電極配線28のパターンを形成する。
ベーキング硬化を行い、このレジスト膜をマスクとして
異方性プラズマドライエッチングによりAl膜をパターニ
ングして、微細なAl電極配線28のパターンを形成する。
【００２２】
【発明の効果】以上の説明から明らかなように，本発明
では、位置合わせマークのエッジの段差の凸部と凹部が
同じ材質の高反射金属膜からなり、シグナルは単純に凹
凸のみを検出するため、図２のように、電子ビームの反
射光強度は、位置合わせマークのエッジにおいてシャー
プな解析波形が得られ、正確な位置合わせを行うことが
でき、フォトグラフィ工程での位置合わせ精度の向上、
延いては半導体装置の信頼性の向上に寄与するところが
大きい。
では、位置合わせマークのエッジの段差の凸部と凹部が
同じ材質の高反射金属膜からなり、シグナルは単純に凹
凸のみを検出するため、図２のように、電子ビームの反
射光強度は、位置合わせマークのエッジにおいてシャー
プな解析波形が得られ、正確な位置合わせを行うことが
でき、フォトグラフィ工程での位置合わせ精度の向上、
延いては半導体装置の信頼性の向上に寄与するところが
大きい。
【図１】 本発明の原理説明図
【図２】 本発明の位置合せマーク解析波形
【図３】 位置合せマークの位置
【図４】 本発明の一実施例の工程順模式断面図（その
１）
１）
【図５】 本発明の一実施例の工程順模式断面図（その
２）
２）
【図６】 従来例の説明図
【図７】 従来例の位置合わせマーク解析波形
１ 半導体基板 ２ 第１の絶縁膜 ３ 多結晶シリコン膜 ４ 位置合わせマーク ５ 第２の絶縁膜 ６ 枠パターン ７ 高反射金属膜 ８ 配線膜 ９ レジスト膜 10 スクライブライン 11 Si基板 12 フィールドSiO2膜 13 ベース電極ポリSi膜 14 Ｂ+ 15 BF2 + 16 層間SiO2膜 17 外部ベース 18 エミッタ電極ポリSi膜 19 位置合わせマーク 20 As+ 21 内部ベース 22 エミッタ 23 カバーSiO2膜 24 枠パターン 25 位置合わせマーク 26 Ｗ膜 27 高反射金属膜 28 Al電極配線
Claims (2)
- 【請求項１】 半導体基板(1) 上の第１の絶縁膜(2) に
開口されたコンタクトホール内に、電子ビームを良く反
射する高反射金属膜(7) が埋め込まれ、該半導体基板
(1) 上の全面に配線膜(8) を被覆し、レジスト膜(9) を
塗布し、電子ビーム露光によりパターニングされた該レ
ジスト膜(9) をマスクとして、該配線膜(8) をエッチン
グにより形成する半導体装置の製造において、 第１の絶縁膜(2) に開口された位置合わせマーク(4) の
底面と、該位置合わせマーク(4) を囲む枠パターン(6)
とを同一の高反射金属膜(7) で被覆することを特徴とす
る位置合わせマークの形成方法。 - 【請求項２】 半導体基板(1) 上に第１の絶縁膜(2) を
形成する工程と、 該第１の絶縁膜(2) 上に多結晶シリコン膜(3) を被覆
し、該多結晶シリコン膜(3) に位置合わせマーク(4) の
パターンを開口する工程と、 第２の絶縁膜(5) を被覆する工程と、 該第２の絶縁膜(5) に、枠パターン(6) を開口し、併せ
て、該多結晶シリコン膜(3) をマスクとして該第１の絶
縁膜(2) に基板に達する位置合わせマーク(4)を開口す
る工程と、 該位置合わせマーク(4) を形成する半導体基板(1) 上、
及び枠パターンを形成する多結晶シリコン膜(3) 上に高
反射金属膜(7) を選択成長する工程とを含むことを特徴
とする位置合わせマークの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5040333A JPH06252025A (ja) | 1993-03-02 | 1993-03-02 | 位置合わせマークの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5040333A JPH06252025A (ja) | 1993-03-02 | 1993-03-02 | 位置合わせマークの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252025A true JPH06252025A (ja) | 1994-09-09 |
Family
ID=12577703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5040333A Withdrawn JPH06252025A (ja) | 1993-03-02 | 1993-03-02 | 位置合わせマークの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252025A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6706609B2 (en) | 1999-12-07 | 2004-03-16 | Agere Systems Inc. | Method of forming an alignment feature in or on a multi-layered semiconductor structure |
| KR100490277B1 (ko) * | 1996-07-26 | 2005-08-05 | 소니 가부시끼 가이샤 | 얼라인먼트에러측정방법및얼라인먼트에러측정패턴 |
| JP2006147667A (ja) * | 2004-11-16 | 2006-06-08 | Fujitsu Ltd | 半導体ウエハ、半導体装置、及び半導体装置の製造方法 |
| KR100688487B1 (ko) * | 2001-02-02 | 2007-03-09 | 삼성전자주식회사 | 오버레이 키의 형성방법 및 그에 의한 오버레이 키 |
| KR100881515B1 (ko) * | 2007-07-23 | 2009-02-05 | 주식회사 동부하이텍 | 반도체 소자의 정렬키 형성 방법 |
| KR101031396B1 (ko) * | 2003-12-15 | 2011-04-25 | 주식회사 하이닉스반도체 | 반도체소자의 중첩마크 형성방법 |
-
1993
- 1993-03-02 JP JP5040333A patent/JPH06252025A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490277B1 (ko) * | 1996-07-26 | 2005-08-05 | 소니 가부시끼 가이샤 | 얼라인먼트에러측정방법및얼라인먼트에러측정패턴 |
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