JPH0366181A - 発光ダイオード - Google Patents
発光ダイオードInfo
- Publication number
- JPH0366181A JPH0366181A JP1203161A JP20316189A JPH0366181A JP H0366181 A JPH0366181 A JP H0366181A JP 1203161 A JP1203161 A JP 1203161A JP 20316189 A JP20316189 A JP 20316189A JP H0366181 A JPH0366181 A JP H0366181A
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- JP
- Japan
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- layer
- etching
- conductivity type
- stopper
- current
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発！１は光通信等に用いられる面発光ダイオードの
中で、８Ａ８構造を用いた発光ダイオードの製造方法に
関するものである。
中で、８Ａ８構造を用いた発光ダイオードの製造方法に
関するものである。
第２図は従来の、発光ダイオードの製造工程の流れ金示
す断面図である。
す断面図である。
図にかいて、１４ｉＮ形ＧａＡ３基板、２はＮ形ＡＪ？
ＧａＡ３第１クラッド層、８はＰ形ＡｌＧａＡＳ活性層
、番はＰ形Ａ／ＧａＡｓ第２クラッド層、５はＮ形Ａ／
ＧａＡｓ電流阻止層、６は堀り込みエツチングにより形
成された段差部、７はＰ形Ａ／ＧａＡ９キャップ層であ
る。
ＧａＡ３第１クラッド層、８はＰ形ＡｌＧａＡＳ活性層
、番はＰ形Ａ／ＧａＡｓ第２クラッド層、５はＮ形Ａ／
ＧａＡｓ電流阻止層、６は堀り込みエツチングにより形
成された段差部、７はＰ形Ａ／ＧａＡ９キャップ層であ
る。
次に製造工程について説明する。壕ず、 ＧａＡ４基板
ｌの上に第１クラツド層８．活性層８．第２クラツド層
４．電流阻止層５を液相エピタキシャル成長法を用いて
順次形成し、（＆１図に示す様なエビウェハを得る。
ｌの上に第１クラツド層８．活性層８．第２クラツド層
４．電流阻止層５を液相エピタキシャル成長法を用いて
順次形成し、（＆１図に示す様なエビウェハを得る。
次に、写真製版、ウェットエッチ技術を用いてウェハの
一部を選択エツチングする（（ｂ１図）。
一部を選択エツチングする（（ｂ１図）。
その後、 ＭｏｏｔＴＤ ｆ！ｉ、長法を用いてキャッ
プ層７を戊長しく０）図の様なＳＡＳ構造構造酸形成。
プ層７を戊長しく０）図の様なＳＡＳ構造構造酸形成。
な釦エッチング工程に←いては電流阻止層５を完全にエ
ツチング除去し、電流注入領域を形成している。
ツチング除去し、電流注入領域を形成している。
従来の発光ダイオードは以上のように構成されていたの
で、堀り込みエツチングの深さをエツチング液のｍ成、
温度、釦よびエツチング時間によシ制御しているが、ウ
ェットエッチの制御性は±２０％程度であう、堀り込み
深さのばらつきによる特性のばらつきが問題点となって
いた。
で、堀り込みエツチングの深さをエツチング液のｍ成、
温度、釦よびエツチング時間によシ制御しているが、ウ
ェットエッチの制御性は±２０％程度であう、堀り込み
深さのばらつきによる特性のばらつきが問題点となって
いた。
この発明は上記の様な問題点を解消するためになされた
もので、堀り込み深さのばらつきを少なくすることによ
って特性を安定させた発光ダイオードを得ることを目的
とする。
もので、堀り込み深さのばらつきを少なくすることによ
って特性を安定させた発光ダイオードを得ることを目的
とする。
この発明に係る発光ダイオードは第２クラッド層と電流
阻止層の間にエラチン・ゲストツバ−層を設け、掘り込
み工程にかいて選択性エッチャントを用いたものである
。
阻止層の間にエラチン・ゲストツバ−層を設け、掘り込
み工程にかいて選択性エッチャントを用いたものである
。
この発明に釦ける電流阻止層５よびエツチングストッパ
ー層は、両層のみ金順次選択的にエツチングすることに
より、掘り込み深さのばらつきを少なくする。
ー層は、両層のみ金順次選択的にエツチングすることに
より、掘り込み深さのばらつきを少なくする。
以下、この発明の一実施例金回について説明する。第１
図はこの発明の一実施間によるＳＡＳ構造の発光ダイオ
ードの製造工程の流れ金示す断面図であり、図にかいて
ｌばＮ形ＧａＡ３基板２はＮ形Ａ／ｌ’ＧａＡａ第１ク
ラッド層、８はＰ形Ａ／ＧａＡｓ活性層、４はＰ形Ａ／
ＧａＡ４第２クラッド層、５はＮ形Ａ／ＧａＡｇ’［流
阻止層、６は掘り込みエツチングにより形成された一段
差部、７はＰ形ＡｌＧａＡ３キャップ層、８ｔ／ｉ工ツ
チングストツパー層である。
図はこの発明の一実施間によるＳＡＳ構造の発光ダイオ
ードの製造工程の流れ金示す断面図であり、図にかいて
ｌばＮ形ＧａＡ３基板２はＮ形Ａ／ｌ’ＧａＡａ第１ク
ラッド層、８はＰ形Ａ／ＧａＡｓ活性層、４はＰ形Ａ／
ＧａＡ４第２クラッド層、５はＮ形Ａ／ＧａＡｇ’［流
阻止層、６は掘り込みエツチングにより形成された一段
差部、７はＰ形ＡｌＧａＡ３キャップ層、８ｔ／ｉ工ツ
チングストツパー層である。
次に製造工程について説明する。１ず、ＧａＡ３基板１
の上に前記従来のものと同様Ｖｃｆｉ相エピタキシャル
戚長法を用りて、第１クラッド層、活性層、第２クラッ
ド層、エツチングストッパを 一層、電流阻止層を順次形成し、ｆＪＬ１図に示す様な
エピウェハを得る。
の上に前記従来のものと同様Ｖｃｆｉ相エピタキシャル
戚長法を用りて、第１クラッド層、活性層、第２クラッ
ド層、エツチングストッパを 一層、電流阻止層を順次形成し、ｆＪＬ１図に示す様な
エピウェハを得る。
次に、写真製版、ウェットエッチ技術を用いて、一部の
電流阻止層５のみ金選択エツチングする（（ｂ１図）。
電流阻止層５のみ金選択エツチングする（（ｂ１図）。
電流阻止層５のＡ／組戊比ヲ０．８以上、ストッパー層
のＡｔ＠ｆｆｌ比を０．２以下とし、弗酸系のエッチャ
ントを用いてエツチングを行うことにより、選択エツチ
ングが可能である。
のＡｔ＠ｆｆｌ比を０．２以下とし、弗酸系のエッチャ
ントを用いてエツチングを行うことにより、選択エツチ
ングが可能である。
さらにストッパー層８をエツチングするため、アンモニ
ア−過酸化水素系のエラチャントラ用い選択エツチング
を行う（（０）図）。
ア−過酸化水素系のエラチャントラ用い選択エツチング
を行う（（０）図）。
その後、ＭＯＯＵＤ ｌｉ長法を用いてキャップ層７を
戚長し１句図に示す様なＳＡＳ構造を形成する。
戚長し１句図に示す様なＳＡＳ構造を形成する。
以上のようにこの発明によれば、エツチングストッパー
層を新らたに設は選択性エッチャントを用いることによ
り、堀り込み深さのばらつきを±５％以下にすることが
でき特性が安定するという効果がある。
層を新らたに設は選択性エッチャントを用いることによ
り、堀り込み深さのばらつきを±５％以下にすることが
でき特性が安定するという効果がある。
第１図はこの発明の一実施的による発光ダイオードの製
造工程、を示す断面図、第２図は従来の発光ダイオード
の製造工程を示す断面図である。 区ＶＣかいて、ｌけＧａＡＢ基板、２は第１クラツド眉
、８１ｄ活性層、４は第２クラッド層、５は電流阻止層
、６Ｖｉ堀り込みにより段差部、７はキャップ層、８Ｉ
ｒｉエツチングストッパー層金示す。 なか、図中、同一符号は同一、または相当部分を示す。
造工程、を示す断面図、第２図は従来の発光ダイオード
の製造工程を示す断面図である。 区ＶＣかいて、ｌけＧａＡＢ基板、２は第１クラツド眉
、８１ｄ活性層、４は第２クラッド層、５は電流阻止層
、６Ｖｉ堀り込みにより段差部、７はキャップ層、８Ｉ
ｒｉエツチングストッパー層金示す。 なか、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- ＡｌＧａＡＳ系のＳＡＳ構造ＬＥＤにおいて、第１導電
形の半導体基板上に第１導電形の第１クラッド層、第２
導電形の活性層、第２導電形の第２クラッド層、第２導
電形のストッパー層、第１導電形の電流阻止層を順次形
成し、前記第１導電形の電流阻止層の一部を選択性エッ
チャントを用いてエッチング除去した後、前記第２導電
形のストッパー層の一部を選択性の異なるエッチャント
を用いてエッチング除去し、さらに、その上に第２導電
形のキャップ層を形成したことを特徴とする発光ダイオ
ード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203161A JPH0366181A (ja) | 1989-08-04 | 1989-08-04 | 発光ダイオード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203161A JPH0366181A (ja) | 1989-08-04 | 1989-08-04 | 発光ダイオード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0366181A true JPH0366181A (ja) | 1991-03-20 |
Family
ID=16469451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1203161A Pending JPH0366181A (ja) | 1989-08-04 | 1989-08-04 | 発光ダイオード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0366181A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0556863A3 (ja) * | 1992-02-20 | 1994-01-19 | Sumitomo Electric Industries | |
| JPH06151959A (ja) * | 1992-11-06 | 1994-05-31 | Shin Etsu Handotai Co Ltd | ＧａＡｌＡｓ発光素子の製造方法 |
| US7927901B2 (en) | 2008-07-18 | 2011-04-19 | Lextar Electronics Corp. | Method for fabricating LED chip comprising reduced mask count and lift-off processing |
-
1989
- 1989-08-04 JP JP1203161A patent/JPH0366181A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0556863A3 (ja) * | 1992-02-20 | 1994-01-19 | Sumitomo Electric Industries | |
| US5359619A (en) * | 1992-02-20 | 1994-10-25 | Sumitomo Electric Industries, Ltd. | Multi-beam semiconductor laser and method for producing the same |
| JPH06151959A (ja) * | 1992-11-06 | 1994-05-31 | Shin Etsu Handotai Co Ltd | ＧａＡｌＡｓ発光素子の製造方法 |
| US7927901B2 (en) | 2008-07-18 | 2011-04-19 | Lextar Electronics Corp. | Method for fabricating LED chip comprising reduced mask count and lift-off processing |
| US8173466B2 (en) | 2008-07-18 | 2012-05-08 | Lextar Electronics Corp. | Method for fabricating LED chip comprising reduced mask count and lift-off processing |
| US8173465B2 (en) | 2008-07-18 | 2012-05-08 | Lextar Electronics Corp. | Method for fabricating LED chip comprising reduced mask count and lift-off processing |
| US8173468B2 (en) | 2008-07-18 | 2012-05-08 | Lextar Electronics Corp. | Method for fabricating LED chip comprising reduced mask count and lift-off processing |
| US8173467B2 (en) | 2008-07-18 | 2012-05-08 | Lextar Electronics Corp. | Method for fabricating LED chip comprising reduced mask count and lift-off processing |
| US8178376B2 (en) | 2008-07-18 | 2012-05-15 | Lextar Electronics Corp. | Method for fabricating LED chip comprising reduced mask count and lift-off processing |
| US8178377B2 (en) | 2008-07-18 | 2012-05-15 | Lextar Electronics Corp. | Method for fabricating lED chip comprising reduced mask count |
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