JPH0366204A - Matching circuit for high frequency transistor - Google Patents

Matching circuit for high frequency transistor

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JPH0366204A
JPH0366204A JP1203292A JP20329289A JPH0366204A JP H0366204 A JPH0366204 A JP H0366204A JP 1203292 A JP1203292 A JP 1203292A JP 20329289 A JP20329289 A JP 20329289A JP H0366204 A JPH0366204 A JP H0366204A
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thin film
film capacitor
microstrip line
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Kazuo Eda
江田 和生
Tetsuji Miwa
哲司 三輪
Yutaka Taguchi
豊 田口
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高周波高出力増幅器に用いるトランジスタの入
出力の整合回路に係わるもので、特にインピーダンスの
整合をとるとともに、トランジスタの空間的大きさから
生ずる位相差による増幅効率の低下をなくすことのでき
る高周波高トランジスタの整合回路に関するものである
。
DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to an input/output matching circuit for transistors used in high-frequency, high-output amplifiers. The present invention relates to a high-frequency, high-transistor matching circuit that can eliminate a decrease in amplification efficiency due to phase difference.

従来の技術 高周波用トランジスタの入出力インピーダンスは、−g
に主線路マイクロストリップラインの特性インピーダン
ス(50オーム)に一致しない。電気信号を効率良く増
幅するためには、トランジス夕の人出力インピーダンス
と、人出力それぞれの主線路マイクロストリップライン
のインピーダンスができるだけ一致して、その点におけ
る反射ができるだけ少なくなるほど好ましい。とくに高
周波高出力用トランジスタの入出力インピーダンスは、
50オームよりもはるかに低いので、通常、入出力主線
路マイクロストリップラインに並列にインピーダンスの
低い素子を挿入して、インピーダンスの整合をとるよう
にしている。先端開放マイクロストリップライン(オー
プンスタブ)のインピーダンス、Zosは、 Zos−−j−cot  βL(1) 但し、β=2π/λ、λは整合をとろうとしている周波
数におけるマイクロストリップライン上での波長 りはマイクロストリップラインの長さ、で与えられる。
Conventional technology The input/output impedance of a high frequency transistor is -g
does not match the characteristic impedance (50 ohms) of the main line microstrip line. In order to efficiently amplify electrical signals, it is preferable that the output impedance of the transistor and the impedance of the main line microstrip line of each output match as much as possible, so that reflection at that point is minimized. In particular, the input/output impedance of high-frequency, high-output transistors is
Since it is much lower than 50 ohms, a low impedance element is usually inserted in parallel with the input/output main line microstrip line to match the impedance. The impedance of the open-ended microstrip line (open stub), Zos, is: Zos--j-cot βL (1) Where, β = 2π/λ, λ is the wavelength on the microstrip line at the frequency to be matched. is given by the length of the microstrip line.

したがって、ZosはβLがπ/2、すなわち、Lがλ
/4に近づくにつれ小さくなり、適当な値を選ぶことに
より、トランジスタとの整合をとることができる。
Therefore, Zos has βL of π/2, that is, L of λ
It becomes smaller as it approaches /4, and matching with the transistor can be achieved by selecting an appropriate value.

この方法による従来の高周波増幅器の代表的構成を第3
図に示す。
The typical configuration of a conventional high frequency amplifier using this method is shown in the third section.
As shown in the figure.

第3図において、101は電界効果トランジスタ(FE
T)、102は入力整合回路基板、103は出力整合回
路基板、104は入力端子に接続されるマイクロストリ
ップラインで槽底された主線路、105は出力端子に接
続されるマイクロストリソプラインで槽底された主線路
、106.107は前記主線路のトランジスタ側に設け
られた、次第に電極の幅が広くなる、いわゆるテーパー
型部である。112は前記トランジスタと前記テーパー
型部を接続するワイヤー 301は入出力整合調整用の
島状電極(パッド)、302は前記テーパー型部と調整
用パッドを接続するためのワイヤーである。この構造に
おいて、人力整合回路および出力整合回路の調整は、調
整用パッドをワイヤーで接続することによって行ってい
る。
In FIG. 3, 101 is a field effect transistor (FE).
102 is an input matching circuit board, 103 is an output matching circuit board, 104 is a main line with a microstrip line connected to the input terminal, and 105 is a microstrisopline connected to the output terminal. The bottomed main lines 106 and 107 are so-called tapered portions, which are provided on the transistor side of the main line and have electrodes that gradually become wider. 112 is a wire connecting the transistor and the tapered part; 301 is an island-like electrode (pad) for input/output matching adjustment; and 302 is a wire connecting the tapered part and the adjustment pad. In this structure, the manual matching circuit and the output matching circuit are adjusted by connecting adjustment pads with wires.

この方式をさらに改良したものとして、整合用チップコ
ンデンサを用いたものが知られており、その代表的構造
を第4図に示す。第4図において、101は電界効果ト
ランジスタ(FET)、401は入力整合調整回路基板
、402は出力整合調整回路基板、104は入力端子に
接続されるマイクロストリップラインで槽底された主線
路、105は出力端子に接続されるマイクロストリップ
ラインで槽底された主線路、106.107は前記主線
路のトランジスタ側に設けられたテーパー型部である。
As a further improvement of this method, one using a matching chip capacitor is known, and a typical structure thereof is shown in FIG. In FIG. 4, 101 is a field effect transistor (FET), 401 is an input matching adjustment circuit board, 402 is an output matching adjustment circuit board, 104 is a main line connected to the input terminal with a microstrip line at the bottom, 105 106 and 107 are tapered portions provided on the transistor side of the main line.

403は入力インピーダンス整合用チップコンデンサ、
404は出力インピーダンス整合用チップコンデンサで
、いずれも下電極はアースされている台座の上に接続さ
れ、上電極はワイヤーでトランジスタと入出力整合調整
回路基板の主線路マイクロストリップラインテーパー型
部に接続されている。405.406は前記トランジス
タと前記チップコンデンサおよび前記テーパー型部を接
続するワイヤーである。
403 is a chip capacitor for input impedance matching,
404 is a chip capacitor for output impedance matching, the lower electrode is connected to the grounded pedestal, and the upper electrode is connected by wire to the transistor and the main line microstrip line tapered part of the input/output matching adjustment circuit board. has been done. 405 and 406 are wires connecting the transistor, the chip capacitor, and the tapered part.

この構造において、入出力整合はチップコンデンサとそ
れを接続しているワイヤーのインダクタンスによって行
うようにしている。
In this structure, input/output matching is performed by the inductance of the chip capacitor and the wire connecting it.

発明が解決しようとする課題 しかし、従来例に示した方法は、いずれもインピーダン
スの整合のみを考慮したものであり、テーパー型部にお
ける電気信号の位相差についての考慮がなされておらず
、とくに信号波長に比べて無視できないゲート幅をもつ
高周波高出力FETの整合回路としては不十分である。
Problems to be Solved by the Invention However, all of the methods shown in the conventional examples consider only impedance matching, and do not consider the phase difference of electrical signals in the tapered part. This is insufficient as a matching circuit for a high-frequency, high-output FET that has a gate width that is not negligible compared to the wavelength.

たとえば14GHzの場合、アルミナ基板、あるいはG
aAs基板上の1/4波長に相当する長さは、約2mm
であり、一方、3Wの出力を得るためのGaAsFET
のゲート幅は、約4mmである。したがって、第1図に
示すテーパー型部の中心部を通る電気信号と端部を通る
電気信号とでは、かなりの位相差を生ずる。入力信号に
位相差を生ずると、FETで増幅されたあとの信号にも
位相差を生じ、その結果合成された信号出力が減衰し、
増幅効率が低下する。出力部におけるテーパー型部は、
さらにその悪影響を助長する。
For example, in the case of 14 GHz, an alumina substrate or G
The length corresponding to 1/4 wavelength on the aAs substrate is approximately 2 mm.
and, on the other hand, a GaAsFET to obtain an output of 3W
The gate width is approximately 4 mm. Therefore, a considerable phase difference occurs between the electrical signals passing through the center of the tapered portion shown in FIG. 1 and the electrical signals passing through the ends. When a phase difference occurs in the input signal, a phase difference also occurs in the signal after being amplified by the FET, and as a result, the combined signal output is attenuated.
Amplification efficiency decreases. The tapered part in the output part is
It further aggravates the negative effects.

第1の従来例に示したオープンスタブによる整合方法で
は、入出力インピーダンスの低い高周波高出力FETの
整合をとるのは、かなり困難であリ、通常、第2の従来
例の構成がとられる。
With the open stub matching method shown in the first conventional example, it is quite difficult to match high frequency, high output FETs with low input/output impedance, so the configuration of the second conventional example is usually adopted.

しかし、第2の従来例に述べた構成の場合、大きいチッ
プコンデンサを別途接続する必要があり、これにより第
1の従来例よりもインピーダンス整合はとりやすいが、
製造する上でチップを実装するため工数が増し、またチ
ップ取り付は部が別にいるなどから小型高集積化が困難
であり、その結果製造コストが高くなる。
However, in the case of the configuration described in the second conventional example, it is necessary to separately connect a large chip capacitor, which makes impedance matching easier than in the first conventional example.
During manufacturing, mounting the chips increases the number of man-hours, and the chip mounting requires a separate section, making it difficult to achieve small size and high integration, resulting in high manufacturing costs.

空間的位相差をなくしながら整合をとる方式として、1
/4波長のインピーダンス変換器を用いたいわゆる、電
力分配器や電力合成器が知られており、一般に数W以上
の電力増幅器に用いられている。しかし、少なくとも1
/4波長の長さのインピーダンス変換器を必要とするこ
とから、小型化が困難である。
As a method for achieving matching while eliminating spatial phase difference, 1
So-called power dividers and power combiners using impedance converters of /4 wavelength are known, and are generally used in power amplifiers of several watts or more. But at least 1
Since an impedance converter with a length of /4 wavelength is required, miniaturization is difficult.

課題を解決するための手段 本発明は上記課題を解決するため、主線路にマイクロス
トリップラインを用いるトランジスタのインピーダンス
整合回路において、トランジスタ側主線路がテーパー型
になっており、そのテーパー型部とアース間に、薄膜コ
ンデンサと先端短絡マイクロストリップラインの直列回
路を有し、前記先端短絡マイクロストリップラインのア
ースまでの長さが、前記薄膜コンデンサ部の各部で異な
っていることにより、前記薄膜コンデンサ部をでた位置
において、高周波信号の位相の違いが補償されるように
したことによって、前記トランジスタとのインピーダン
ス整合をとりながら、同時に空間的に生ずる位相差をな
くすようにしたものである。
Means for Solving the Problems In order to solve the above problems, the present invention provides an impedance matching circuit for transistors using a microstrip line as the main line, in which the main line on the transistor side is tapered, and the tapered part and the ground are connected to each other. There is a series circuit of a thin film capacitor and a short-circuited microstrip line in between, and the length of the shorted microstrip line to the ground is different in each part of the thin film capacitor section. By compensating for the difference in phase of the high-frequency signal at the position where the high-frequency signal appears, impedance matching with the transistor can be achieved while at the same time eliminating the phase difference that occurs spatially.

作用 本発明は上記した構成により、インピーダンスが低く寸
法の大きい、高周波高出力トランジスタのインピーダン
ス整合と、空間的位相差の補償を同時にできるようにし
たものであり、さらに実装工数が少なく、小型高集積化
が可能であり、製造コストの安い高周波高出力トランジ
スタの整合回路を提供するものである。
Effect The present invention has the above-described configuration, which enables impedance matching of high-frequency, high-output transistors with low impedance and large dimensions, and compensation of spatial phase difference at the same time.Furthermore, the number of mounting steps is small, and the device is compact and highly integrated. The present invention provides a matching circuit for high-frequency, high-output transistors that can be manufactured at low manufacturing cost.

実施例 以下、本発明の高周波トランジスタの整合回路の実施例
について、図面を参照しながら説明する。
Embodiments Hereinafter, embodiments of a matching circuit for high-frequency transistors according to the present invention will be described with reference to the drawings.

第1図は本発明の高周波トランジスタの整合回路の構造
の1実施例を示したものである。第1図において101
は電界効果トランジスタ(FET)、102は入力整合
回路基板、103は出力整合回路基板、104は入力端
子に接続されるマイクロストリップラインで構成された
主線路、105は出力端子に接続されるマイクロストリ
ップラインで構成された主線路、106.107は前記
主線路のトランジスタ側に設けられたテーパー型部であ
る。108はその一方の電極が前記テーパー型部の一部
を構成する入力整合用薄膜コンデンサ、109はその一
方の電極が前記テーパー型部の一部を構成する出力整合
用薄膜コンデンサ、110は前記入力用薄膜コンデンサ
の他方の電極とアース間に接続された先端開放マイクロ
ストリップラインで、上下にそれぞれ1つずつある。1
11は前記出力用薄膜コンデンサの他方の電極とアース
間に接続された先端短絡テーパー型マイクロストリップ
ラインで、上下にそれぞれ1つずつある。112は前記
テーパー型部とトランジスタを接続するワイヤーで、本
実施例では、入力側3本、出力側3本となっている。
FIG. 1 shows an embodiment of the structure of a matching circuit for high frequency transistors according to the present invention. 101 in Figure 1
is a field effect transistor (FET), 102 is an input matching circuit board, 103 is an output matching circuit board, 104 is a main line composed of a microstrip line connected to the input terminal, and 105 is a microstrip connected to the output terminal. The main line constituted by a line, 106 and 107, is a tapered portion provided on the transistor side of the main line. 108 is an input matching thin film capacitor whose one electrode forms part of the tapered part; 109 is an output matching thin film capacitor whose one electrode forms part of the tapered part; 110 is the input matching thin film capacitor; An open-ended microstrip line connected between the other electrode of a thin-film capacitor and the ground, one each on the top and bottom. 1
Reference numeral 11 denotes short-circuited tapered microstrip lines connected between the other electrode of the output thin film capacitor and the ground, one each on the upper and lower sides. Reference numeral 112 indicates wires connecting the tapered portion and the transistor, and in this embodiment, there are three wires on the input side and three wires on the output side.

入出力整合回路基板はアル果ナセラξンク基板を用い、
主線路およびマイクロストリップラインなどの導電部に
はCr−Auを用い、薄膜コンデンサとしては、誘電率
約4の酸化珪素を誘電体として用いた、金属−誘電体−
金属構造の薄膜コンデンサを用いた。またトランジスタ
としてGaAsFBTを、また整合させる周波数として
14GH2を用いた。アルミナ基板の誘電率を9.8と
した場合、14GHzにおける1/4波長相当のマイク
ロストリップラインの長さは約2mmである。また先端
開放マイクロストリップラインの長さは、薄膜コンデン
サの端部から1/4波長の長さになり、中心部からは、
1/2波長以下の長さになるように設定されている。
The input/output matching circuit board uses an Aruka Nasera ξ link board,
Cr-Au is used for conductive parts such as main lines and microstrip lines, and metal-dielectric material is used for thin-film capacitors, using silicon oxide with a dielectric constant of about 4 as a dielectric material.
A thin film capacitor with a metallic structure was used. Further, a GaAsFBT was used as a transistor, and 14GH2 was used as a matching frequency. When the dielectric constant of the alumina substrate is 9.8, the length of the microstrip line corresponding to 1/4 wavelength at 14 GHz is about 2 mm. In addition, the length of the open-ended microstrip line is 1/4 wavelength from the end of the thin film capacitor, and from the center,
The length is set to be 1/2 wavelength or less.

この構造において、入力整合および出力整合のインピー
ダンス整合は、薄膜コンデンサと先端開放マイクロスト
リップラインによって行う。
In this structure, impedance matching for input matching and output matching is performed by thin film capacitors and open-ended microstrip lines.

本方式における整合方法についてさらに詳しく0 説明する。前述したように、高出力用FETの入出力イ
ンピーダンスは、数オームから1オーム以下と主線路の
インピーダンス、50オームに比べてかなり低い。そこ
で本実施例ではその整合をとるために主線路マイクロス
トリップラインに並列に、薄膜コンデンサと先端開放マ
イクロストリップラインを挿入している。マイクロスト
リップラインの長さをLとすると、この直列回路のイン
ピーダンス、Zinは、 Zin=1/jωc+jZo−cotβL(2)−−j
(1/ωC−Zo・cotβL)(3)但し、ω=2π
f β=2π/λ fは整合をとろうとしている周波数、 Cは薄膜コンデンサの静電容量 Zoはマイクロストリップラインの特性インピーダンス
、 λは整合をとろうとしている周波数の基板内での波長、 Lはマイクロストリップラインのアースまでの長さであ
る。
The matching method in this system will be explained in more detail. As mentioned above, the input/output impedance of the high output FET is from several ohms to less than 1 ohm, which is considerably lower than the impedance of the main line, which is 50 ohms. Therefore, in this embodiment, a thin film capacitor and an open-ended microstrip line are inserted in parallel to the main line microstrip line in order to achieve the matching. If the length of the microstrip line is L, the impedance of this series circuit, Zin, is: Zin=1/jωc+jZo-cotβL(2)--j
(1/ωC-Zo・cotβL) (3) However, ω=2π
f β = 2π/λ f is the frequency to be matched, C is the capacitance of the thin film capacitor Zo is the characteristic impedance of the microstrip line, λ is the wavelength within the substrate of the frequency to be matched, L is the length of the microstrip line to ground.

で表わされる。It is expressed as

したがって、先端開放マイクロストリップラインの長さ
と、薄膜コンデンサの静電容量の値を適当に選択するこ
とにより、Zinの値を数オームあるいは1オーム以下
にすることは容易である。
Therefore, by appropriately selecting the length of the open-ended microstrip line and the capacitance value of the thin film capacitor, it is easy to reduce the value of Zin to several ohms or 1 ohm or less.

Lが1/4波長の時、cotβLは0となり、Cの値だ
けできまる。
When L is 1/4 wavelength, cotβL becomes 0 and is determined only by the value of C.

次に本実施例の空間的位相差補償の動作について説明す
る。テーパー開始部まで同一位相できた電気信号は、テ
ーパー型部で、テーパーに沿って広がりながら進み薄膜
コンデンサ部に到達する。
Next, the operation of spatial phase difference compensation in this embodiment will be explained. The electrical signals that have the same phase up to the taper start portion spread along the taper and reach the thin film capacitor portion.

通常テーパー型部の端の方が、中心部よりも距離が長く
、本実施例の場合も、端の方が薄膜コンデンサに到達す
るまでの距離が長くなっている。薄膜コンデンサに進入
した電気信号は、薄膜コンデンサ部で位相速度の変化を
うける。位相速度は謂膜コンデンサの対向電極が完全に
アース電位であれば、誘電率の平方根に反比例する。し
たがって、薄膜コンデンサ部での位相速度は1./−’
JTT7r=1 2 1.57倍だけテーパー型部での位相速度よりも速い。
Usually, the distance at the end of the tapered part is longer than the center part, and in the case of this embodiment, the distance to reach the thin film capacitor is also longer at the end. The electrical signal that enters the thin film capacitor undergoes a change in phase velocity at the thin film capacitor section. If the opposing electrode of a so-called membrane capacitor is completely at ground potential, the phase velocity is inversely proportional to the square root of the dielectric constant. Therefore, the phase velocity at the thin film capacitor section is 1. /-'
JTT7r=1 2 1.57 times faster than the phase velocity at the tapered part.

しかし本実施例で示すように、対向電極が完全なアース
電位ではなく、先端開放マイクロストリップラインの一
部を構成している場合には、位相速度は、この先端短絡
マイクロストリップラインの長さに依存する。例えば1
/4波長の長さであれば、整合をとろうとしている周波
数においては、その部分はほとんどショートに近く、し
たがってほぼ薄膜コンデンサの他方の電極はアース電位
にあるとみなすことができる。その場合の位相速度はほ
ぼ薄膜コンデンサ部の位相速度となる。しかし、その長
さがOまたは1/2波長に近づくにすれて、次第にオー
プン状態に近づき、その結果、その部分の位相速度は、
はぼ基板であるアルξす基板上での位相速度に近づく。
However, as shown in this example, if the counter electrode is not completely at ground potential but forms part of an open-ended microstrip line, the phase velocity will depend on the length of this short-circuited microstrip line. Dependent. For example 1
If the length is /4 wavelength, that part is almost short-circuited at the frequency for which matching is to be achieved, and therefore, it can be considered that the other electrode of the thin film capacitor is almost at ground potential. In that case, the phase velocity is approximately the same as that of the thin film capacitor section. However, as the length approaches O or 1/2 wavelength, it gradually approaches an open state, and as a result, the phase velocity of that part becomes
The phase velocity approaches the phase velocity on the substrate Alξ, which is the substrate.

したがって、本実施例のように、テーパー型部端部の方
が、中央部より1/4波長の長さに近いような構成では
、端部はと酸化珪素中での位相速度に近く、中心部はど
アルミナ基板上での位相速度に近くなる。したがって、
端部はと位相速度を速くすることができ、/ をインピーダンス整合に適した値としておくことにより
、インピーダンス整合をも同時に行うことができる。
Therefore, in a configuration where the end of the tapered part is closer to the length of 1/4 wavelength than the center, as in this example, the end is close to the phase velocity in silicon oxide, and the center The phase velocity is close to that on the alumina substrate. therefore,
The phase velocity can be increased at the end, and by setting / to a value suitable for impedance matching, impedance matching can be performed at the same time.

なお先端短絡マイクロストリップラインのアースまでの
長さは、Oの時が完全なアース、1/4波長の長さの時
が完全なオープンに対応するので、1/4波長以下の長
さで適当な長さを選ぶことにより、本実施例の効果を得
ることができる。
Note that the length of the short-circuited microstrip line to the ground corresponds to a complete ground when it is O, and a complete open when it is 1/4 wavelength long, so a length of 1/4 wavelength or less is appropriate. By selecting a suitable length, the effects of this embodiment can be obtained.

出力回路の場合は、その入力の場合と逆の経過をたどる
ことになるが、結果として薄膜コンデンサと先端短絡マ
イクロストリップラインなしでは、テーパー型部で生ず
る電気信号の位相差を同じように補償できることは明ら
かである。インピーダンス整合についても、入力回路と
全く同様に考えることができる。
In the case of the output circuit, the process is reversed to that of its input, but as a result, the phase difference of the electrical signal occurring in the tapered part can be compensated in the same way without the thin-film capacitor and the short-circuited microstrip line. is clear. Impedance matching can also be considered in exactly the same way as the input circuit.

ゲート幅約4胴、出力3W級の同じ性能のGaAsFE
Tを用いて、本実施例の構造を用いた場合と第2の従来
例の構造を用いた場合とで、性能比較を行ったところ、
従来例の方法では、14(、H2において、電力変換効
率15%、線形利得4dBで3 4 あったものが、本実施例の構造とすることにより、電力
変換効率20%、線形利得4.7clBと、著しく電気
特性面での向上が見られた。
GaAsFE with the same performance with a gate width of approximately 4 cylinders and an output of 3W class.
Using T, we compared the performance between the structure of this example and the structure of the second conventional example.
In the conventional method, the power conversion efficiency was 15% and the linear gain was 4 dB, which was 3 4 in H2, but with the structure of this embodiment, the power conversion efficiency was 20%, and the linear gain was 4.7 clB. A significant improvement in electrical properties was observed.

本発明の第2の実施例を、第2図に示す。A second embodiment of the invention is shown in FIG.

第2図において、101は電界効果トランジスタ(FE
T)、102は入力整合回路基板、103は出力整合回
路基板、104は入力端子に接続されるマイクロストリ
ップラインで構成された主線路、 105は出力端子に
接続されるマイクロストリップラインで構成された主線
路、106.107は前記主線路のトランジスタ側に設
けられたテーパー型部である。108はその一方の電極
が前記テーパー型部の一部を構成する入力整合用薄膜コ
ンデンサ、109は、その一方の電極が前記テーパー型
部の一部を構成する出力整合用薄膜コンデンサ、201
は前記入力用薄膜コンデンサの他方の電極とアース間に
接続された先端短絡テーパー型マイクロストリップ、ラ
インで、基板端部で基板下側のアースに接続されており
、上下にそれぞれ1つずつある。202は前記出力整合
用薄膜コンデンサの他方の電極と5 アース間に接続された先端短絡テーパー型マイクロスト
リップラインで、基板端部で基板下側のアースに接続さ
れており、上下にそれぞれ1つずつある。112は前記
テーパー型部とトランジスタを接続するワイヤーで、本
実施例では、入力側3木、出力側3本となっている。1
13は、ワイヤー112により前記テーパー型部と前記
トランジスタ101を接続するための電極バンドで、前
部で6カ所設けている。
In FIG. 2, 101 is a field effect transistor (FE).
T), 102 is an input matching circuit board, 103 is an output matching circuit board, 104 is a main line composed of a microstrip line connected to the input terminal, and 105 is composed of a microstrip line connected to the output terminal. Main lines 106 and 107 are tapered portions provided on the transistor side of the main line. 108 is an input matching thin film capacitor whose one electrode forms a part of the tapered part; 109 is an output matching thin film capacitor whose one electrode forms a part of the tapered part; 201
are short-circuited tapered microstrip lines connected between the other electrode of the input thin film capacitor and the ground, and are connected to the ground on the lower side of the board at the end of the board, one each on the top and bottom. Reference numeral 202 denotes a short-circuited tapered microstrip line connected between the other electrode of the output matching thin film capacitor and the ground 5. The end of the microstrip line 202 is connected to the ground on the bottom side of the board at the end of the board, and one each on the top and bottom. be. Reference numeral 112 indicates wires connecting the tapered portion and the transistor, and in this embodiment, there are three wires on the input side and three wires on the output side. 1
Reference numeral 13 denotes electrode bands for connecting the tapered part and the transistor 101 by wires 112, and these bands are provided at six locations in the front part.

108は、入力整合用薄膜コンデンサ、109は出力整
合用薄膜コンデンサ、201は一端を前記人力側薄膜コ
ンデンサの主線路に接続されていない側の電極に接続さ
れたテーパー型アース端子で、上下にそれぞれ1つずつ
ある。202は一端を前記出力側薄膜コンデンサの主線
路に接続されていない側の電極に接続されたテーパー型
アース端子で、上下にそれぞれ1つずつある。112は
前記テーパー型部とトランジスタを接続するワイヤー、
113はワイヤー112により薄膜コンデンサ出力部を
接続するための電極パッド、で、全部で6カ所設けて6 いる。
108 is a thin film capacitor for input matching, 109 is a thin film capacitor for output matching, and 201 is a tapered ground terminal whose one end is connected to the electrode on the side of the thin film capacitor on the human power side that is not connected to the main line. There is one each. Reference numeral 202 denotes a tapered ground terminal whose one end is connected to the electrode of the output side thin film capacitor on the side not connected to the main line, and there is one each on the upper and lower sides. 112 is a wire connecting the tapered part and the transistor;
Reference numeral 113 denotes electrode pads for connecting the output section of the thin film capacitor by wires 112, and there are six electrode pads in total.

入出力整合回路基板には、誘電率9.8のアルξす基板
を用い、主線路およびマイクロストリップラインなどの
導電部にはCr−Auを用い、薄膜コンデンサとしては
、誘電率約90の酸化チタンを誘電体として用いた金属
−誘電体−金属構造の薄膜コンデンサを用いた。またト
ランジスタとしてGaAsFETを、また整合させる周
波数として14GHzを用いた。
For the input/output matching circuit board, an aluminum substrate with a dielectric constant of 9.8 is used, Cr-Au is used for the conductive parts such as the main line and microstrip line, and as a thin film capacitor, an oxidized substrate with a dielectric constant of about 90 is used. A thin film capacitor with a metal-dielectric-metal structure using titanium as a dielectric was used. Further, a GaAsFET was used as the transistor, and 14 GHz was used as the matching frequency.

この構造において、入力整合および出力整合のインピー
ダンス整合は、第1の実施例と同様、薄膜コンデンサと
先端短絡マイクロストリップラインによって行う。
In this structure, impedance matching for input matching and output matching is performed by a thin film capacitor and a short-circuited microstrip line, as in the first embodiment.

第1の実施例との相違は、先端短絡マイクロストリップ
ライン部の形状寸法である。この場合、薄膜コンデンサ
の誘電率の方が、基板の誘電率よりも大きく、したがっ
て、薄膜コンデンサ部での位相速度は、テーパー型部で
の、r”tE7(1)=0.33倍と遅くなる。したが
ってこの場合には、第1の実施例の場合とは逆に、テー
パー型部端部に近い部分はど、中心部よりも先端短絡マ
イクロストリップライン部の長さが長くなるように構造
としておくことにより、薄膜コンデンサをでた部分での
電気信号の位相を各部で同一にすることができる。
The difference from the first embodiment is the shape and dimensions of the short-circuited microstrip line section. In this case, the dielectric constant of the thin film capacitor is larger than that of the substrate, so the phase velocity in the thin film capacitor part is as slow as r''tE7(1)=0.33 times that in the tapered part. Therefore, in this case, contrary to the case of the first embodiment, the structure is such that the length of the tip short-circuited microstrip line part is longer in the part near the end of the tapered part than in the center part. By setting it as , it is possible to make the phase of the electric signal at each part the same at the part where the thin film capacitor exits.

本実施例では、薄膜コンデンサと先端短絡マイクロスト
リップラインにより、インピーダンス整合と、空間的位
相差補償を行っている。薄膜コンデンサは、化学気相成
長やスパッタリングといった薄膜形成技術で作成可能で
あり、アル≧す基板などの各種基板上に一体に作りこむ
ことは容易である。したがって従来例に示したような、
チップコンデンサを必要としないので、実装工数が少な
くまた小型高集積化が可能であり、したがって製造コス
トも安くできるものである。
In this embodiment, impedance matching and spatial phase difference compensation are performed using a thin film capacitor and a short-circuited microstrip line. Thin film capacitors can be created using thin film forming techniques such as chemical vapor deposition and sputtering, and can be easily fabricated on various substrates such as Al≧S substrates. Therefore, as shown in the conventional example,
Since a chip capacitor is not required, the number of mounting steps is small, and it is possible to achieve small size and high integration, and therefore, the manufacturing cost can be reduced.

発明の効果 以上、述べた如く、本発明は主線路にマイクロストリッ
プラインを用いるトランジスタのインピーダンス整合回
路において、トランジスタ側主線路がテーパー型になっ
ており、そのテーパー型部とアース間に、薄膜コンデン
サと先端短絡マイク7 ロストリップラインの直列回路を有し、前記先端短絡マ
イクロストリップラインのアースまでの長さが、前記薄
膜コンデンサ部の各部で異なっていることにより、前記
薄膜コンデンサ部をでた位置において高周波信号の位相
の違いが補償されるようにしたもので、これによりイン
ピーダンスの低い高周波高出力トランジスタのインピー
ダンス整合をとると同時に、トランジスタの空間的大き
さにより生ずる信号の位相差をなくすようにしたもので
あり、また実装工数が少なく、小型高集積化が可能であ
り、製造コストの安い高周波高出力トランジスタの整合
回路を提供するものである。
Effects of the Invention As described above, the present invention provides an impedance matching circuit for transistors using a microstrip line as the main line, in which the main line on the transistor side is tapered, and a thin film capacitor is connected between the tapered part and the ground. and a tip short-circuited microphone 7, which has a series circuit of loss strip lines, and the length of the tip short-circuited microstrip line to the ground is different in each part of the thin film capacitor section, so that the position where the tip exits from the thin film capacitor section is different. This system is designed to compensate for the phase difference in high-frequency signals in the circuit, thereby matching the impedance of high-frequency, high-output transistors with low impedance, and at the same time eliminating the phase difference in the signals caused by the spatial size of the transistors. The present invention also provides a matching circuit for high-frequency, high-output transistors that requires fewer mounting steps, can be made compact and highly integrated, and is inexpensive to manufacture.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例を示す構造図、第2図は本発
明の第2の実施例の構造図、第3図、第4図は従来例の
構造図を示したものである。 101・・・・・・トランジスタ、102・・・・・・
入力整合回路基板、103・・・・・・出力整合回路基
板、104・・・・・・入力側主線路、105・・・・
・・出力側主線路、106.107・・・・・・テーパ
ー型部、108・・・・・・人力整合用薄膜コンデン9 す、109・・・・・・出力整合用薄膜コンデンサ、1
10.111・・・・・・先端短絡マイクロストリップ
ライン、112・・・・・・接続用ワイヤー、113・
・・・・・電極パッド。
Figure 1 is a structural diagram showing one embodiment of the present invention, Figure 2 is a structural diagram of a second embodiment of the present invention, and Figures 3 and 4 are structural diagrams of a conventional example. . 101...Transistor, 102...
Input matching circuit board, 103...Output matching circuit board, 104...Input side main line, 105...
...Output side main line, 106.107...Tapered part, 108...Thin film capacitor for manual matching 9, 109...Thin film capacitor for output matching, 1
10.111...Tip short circuit microstrip line, 112...Connection wire, 113.
...Electrode pad.

Claims (3)

【特許請求の範囲】[Claims] (1)主線路にマイクロストリップラインを用いるトラ
ンジスタのインピーダンス整合回路において、トランジ
スタ側主線路がテーパー型になっており、そのテーパー
型部とアース間に、薄膜コンデンサと先端短絡マイクロ
ストリップラインの直列回路を有し、前記先端短絡マイ
クロストリップラインのアースまでの長さが、前記薄膜
コンデンサ部の各部で異なっていることにより、前記薄
膜コンデンサ部をでた位置において高周波信号の位相の
違いが補償されようにしたことを特徴とする高周波トラ
ンジスタの整合回路。
(1) In a transistor impedance matching circuit that uses a microstrip line as the main line, the main line on the transistor side is tapered, and a series circuit of a thin film capacitor and a short-circuited microstrip line is connected between the tapered part and the ground. Since the length of the short-circuited microstrip line to the ground is different in each part of the thin film capacitor section, the difference in phase of the high frequency signal at the position exiting the thin film capacitor section can be compensated for. A high-frequency transistor matching circuit characterized by:
(2)薄膜コンデンサとして、基板より大きい誘電率の
誘電体を用い、先端短絡マイクロストリップラインのア
ースまでの長さが、1/4波長以下で、前記薄膜コンデ
ンサの中心部に近いほど短くなっていることを特徴とす
る請求項(1)記載の高周波トランジスタの整合回路。
(2) As a thin film capacitor, a dielectric material with a larger dielectric constant than the substrate is used, and the length of the short-circuited microstrip line to the ground is 1/4 wavelength or less, and the closer it is to the center of the thin film capacitor, the shorter it becomes. The matching circuit for high frequency transistors according to claim 1, characterized in that:
(3)薄膜コンデンサとして、基板よりも小さい誘電率
の誘電体を用い、前記先端短絡マイクロストリップライ
ンのアースまでの長さが、1/4波長以下で、前記薄膜
コンデンサの中心部に近いほど長くなっていることを特
徴とする請求項(1)記載の高周波トランジスタの整合
回路。
(3) As a thin film capacitor, a dielectric material with a dielectric constant smaller than that of the substrate is used, and the length of the tip short-circuited microstrip line to the ground is 1/4 wavelength or less, and the closer to the center of the thin film capacitor, the longer it is. A matching circuit for high frequency transistors according to claim 1, characterized in that:
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