JPH0366204A - 高周波トランジスタの整合回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高周波高出力増幅器に用いるトランジスタの入
出力の整合回路に係わるもので、特にインピーダンスの
整合をとるとともに、トランジスタの空間的大きさから
生ずる位相差による増幅効率の低下をなくすことのでき
る高周波高トランジスタの整合回路に関するものである
。

従来の技術 高周波用トランジスタの入出力インピーダンスは、−ｇ
に主線路マイクロストリップラインの特性インピーダン
ス（５０オーム）に一致しない。電気信号を効率良く増
幅するためには、トランジス夕の人出力インピーダンス
と、人出力それぞれの主線路マイクロストリップライン
のインピーダンスができるだけ一致して、その点におけ
る反射ができるだけ少なくなるほど好ましい。とくに高
周波高出力用トランジスタの入出力インピーダンスは、
５０オームよりもはるかに低いので、通常、入出力主線
路マイクロストリップラインに並列にインピーダンスの
低い素子を挿入して、インピーダンスの整合をとるよう
にしている。先端開放マイクロストリップライン（オー
プンスタブ）のインピーダンス、Ｚｏｓは、 Ｚｏｓ−−ｊ−ｃｏｔ　　βＬ（１） 但し、β＝２π／λ、λは整合をとろうとしている周波
数におけるマイクロストリップライン上での波長 りはマイクロストリップラインの長さ、で与えられる。

したがって、ＺｏｓはβＬがπ／２、すなわち、Ｌがλ
／４に近づくにつれ小さくなり、適当な値を選ぶことに
より、トランジスタとの整合をとることができる。

この方法による従来の高周波増幅器の代表的構成を第３
図に示す。

第３図において、１０１は電界効果トランジスタ（ＦＥ
Ｔ）、１０２は入力整合回路基板、１０３は出力整合回
路基板、１０４は入力端子に接続されるマイクロストリ
ップラインで槽底された主線路、１０５は出力端子に接
続されるマイクロストリソプラインで槽底された主線路
、１０６．１０７は前記主線路のトランジスタ側に設け
られた、次第に電極の幅が広くなる、いわゆるテーパー
型部である。１１２は前記トランジスタと前記テーパー
型部を接続するワイヤー　３０１は入出力整合調整用の
島状電極（パッド）、３０２は前記テーパー型部と調整
用パッドを接続するためのワイヤーである。この構造に
おいて、人力整合回路および出力整合回路の調整は、調
整用パッドをワイヤーで接続することによって行ってい
る。

この方式をさらに改良したものとして、整合用チップコ
ンデンサを用いたものが知られており、その代表的構造
を第４図に示す。第４図において、１０１は電界効果ト
ランジスタ（ＦＥＴ）、４０１は入力整合調整回路基板
、４０２は出力整合調整回路基板、１０４は入力端子に
接続されるマイクロストリップラインで槽底された主線
路、１０５は出力端子に接続されるマイクロストリップ
ラインで槽底された主線路、１０６．１０７は前記主線
路のトランジスタ側に設けられたテーパー型部である。

４０３は入力インピーダンス整合用チップコンデンサ、
４０４は出力インピーダンス整合用チップコンデンサで
、いずれも下電極はアースされている台座の上に接続さ
れ、上電極はワイヤーでトランジスタと入出力整合調整
回路基板の主線路マイクロストリップラインテーパー型
部に接続されている。４０５．４０６は前記トランジス
タと前記チップコンデンサおよび前記テーパー型部を接
続するワイヤーである。

この構造において、入出力整合はチップコンデンサとそ
れを接続しているワイヤーのインダクタンスによって行
うようにしている。

発明が解決しようとする課題 しかし、従来例に示した方法は、いずれもインピーダン
スの整合のみを考慮したものであり、テーパー型部にお
ける電気信号の位相差についての考慮がなされておらず
、とくに信号波長に比べて無視できないゲート幅をもつ
高周波高出力ＦＥＴの整合回路としては不十分である。

たとえば１４ＧＨｚの場合、アルミナ基板、あるいはＧ
ａＡｓ基板上の１／４波長に相当する長さは、約２ｍｍ
であり、一方、３Ｗの出力を得るためのＧａＡｓＦＥＴ
のゲート幅は、約４ｍｍである。したがって、第１図に
示すテーパー型部の中心部を通る電気信号と端部を通る
電気信号とでは、かなりの位相差を生ずる。入力信号に
位相差を生ずると、ＦＥＴで増幅されたあとの信号にも
位相差を生じ、その結果合成された信号出力が減衰し、
増幅効率が低下する。出力部におけるテーパー型部は、
さらにその悪影響を助長する。

第１の従来例に示したオープンスタブによる整合方法で
は、入出力インピーダンスの低い高周波高出力ＦＥＴの
整合をとるのは、かなり困難であリ、通常、第２の従来
例の構成がとられる。

しかし、第２の従来例に述べた構成の場合、大きいチッ
プコンデンサを別途接続する必要があり、これにより第
１の従来例よりもインピーダンス整合はとりやすいが、
製造する上でチップを実装するため工数が増し、またチ
ップ取り付は部が別にいるなどから小型高集積化が困難
であり、その結果製造コストが高くなる。

空間的位相差をなくしながら整合をとる方式として、１
／４波長のインピーダンス変換器を用いたいわゆる、電
力分配器や電力合成器が知られており、一般に数Ｗ以上
の電力増幅器に用いられている。しかし、少なくとも１
／４波長の長さのインピーダンス変換器を必要とするこ
とから、小型化が困難である。

課題を解決するための手段 本発明は上記課題を解決するため、主線路にマイクロス
トリップラインを用いるトランジスタのインピーダンス
整合回路において、トランジスタ側主線路がテーパー型
になっており、そのテーパー型部とアース間に、薄膜コ
ンデンサと先端短絡マイクロストリップラインの直列回
路を有し、前記先端短絡マイクロストリップラインのア
ースまでの長さが、前記薄膜コンデンサ部の各部で異な
っていることにより、前記薄膜コンデンサ部をでた位置
において、高周波信号の位相の違いが補償されるように
したことによって、前記トランジスタとのインピーダン
ス整合をとりながら、同時に空間的に生ずる位相差をな
くすようにしたものである。

作用 本発明は上記した構成により、インピーダンスが低く寸
法の大きい、高周波高出力トランジスタのインピーダン
ス整合と、空間的位相差の補償を同時にできるようにし
たものであり、さらに実装工数が少なく、小型高集積化
が可能であり、製造コストの安い高周波高出力トランジ
スタの整合回路を提供するものである。

実施例 以下、本発明の高周波トランジスタの整合回路の実施例
について、図面を参照しながら説明する。

第１図は本発明の高周波トランジスタの整合回路の構造
の１実施例を示したものである。第１図において１０１
は電界効果トランジスタ（ＦＥＴ）、１０２は入力整合
回路基板、１０３は出力整合回路基板、１０４は入力端
子に接続されるマイクロストリップラインで構成された
主線路、１０５は出力端子に接続されるマイクロストリ
ップラインで構成された主線路、１０６．１０７は前記
主線路のトランジスタ側に設けられたテーパー型部であ
る。１０８はその一方の電極が前記テーパー型部の一部
を構成する入力整合用薄膜コンデンサ、１０９はその一
方の電極が前記テーパー型部の一部を構成する出力整合
用薄膜コンデンサ、１１０は前記入力用薄膜コンデンサ
の他方の電極とアース間に接続された先端開放マイクロ
ストリップラインで、上下にそれぞれ１つずつある。１
１１は前記出力用薄膜コンデンサの他方の電極とアース
間に接続された先端短絡テーパー型マイクロストリップ
ラインで、上下にそれぞれ１つずつある。１１２は前記
テーパー型部とトランジスタを接続するワイヤーで、本
実施例では、入力側３本、出力側３本となっている。

入出力整合回路基板はアル果ナセラξンク基板を用い、
主線路およびマイクロストリップラインなどの導電部に
はＣｒ−Ａｕを用い、薄膜コンデンサとしては、誘電率
約４の酸化珪素を誘電体として用いた、金属−誘電体−
金属構造の薄膜コンデンサを用いた。またトランジスタ
としてＧａＡｓＦＢＴを、また整合させる周波数として
１４ＧＨ２を用いた。アルミナ基板の誘電率を９．８と
した場合、１４ＧＨｚにおける１／４波長相当のマイク
ロストリップラインの長さは約２ｍｍである。また先端
開放マイクロストリップラインの長さは、薄膜コンデン
サの端部から１／４波長の長さになり、中心部からは、
１／２波長以下の長さになるように設定されている。

この構造において、入力整合および出力整合のインピー
ダンス整合は、薄膜コンデンサと先端開放マイクロスト
リップラインによって行う。

本方式における整合方法についてさらに詳しく０ 説明する。前述したように、高出力用ＦＥＴの入出力イ
ンピーダンスは、数オームから１オーム以下と主線路の
インピーダンス、５０オームに比べてかなり低い。そこ
で本実施例ではその整合をとるために主線路マイクロス
トリップラインに並列に、薄膜コンデンサと先端開放マ
イクロストリップラインを挿入している。マイクロスト
リップラインの長さをＬとすると、この直列回路のイン
ピーダンス、Ｚｉｎは、 Ｚｉｎ＝１／ｊωｃ＋ｊＺｏ−ｃｏｔβＬ（２）−−ｊ
（１／ωＣ−Ｚｏ・ｃｏｔβＬ）（３）但し、ω＝２π
ｆ β＝２π／λ ｆは整合をとろうとしている周波数、 Ｃは薄膜コンデンサの静電容量 Ｚｏはマイクロストリップラインの特性インピーダンス
、 λは整合をとろうとしている周波数の基板内での波長、 Ｌはマイクロストリップラインのアースまでの長さであ
る。

で表わされる。

したがって、先端開放マイクロストリップラインの長さ
と、薄膜コンデンサの静電容量の値を適当に選択するこ
とにより、Ｚｉｎの値を数オームあるいは１オーム以下
にすることは容易である。

Ｌが１／４波長の時、ｃｏｔβＬは０となり、Ｃの値だ
けできまる。

次に本実施例の空間的位相差補償の動作について説明す
る。テーパー開始部まで同一位相できた電気信号は、テ
ーパー型部で、テーパーに沿って広がりながら進み薄膜
コンデンサ部に到達する。

通常テーパー型部の端の方が、中心部よりも距離が長く
、本実施例の場合も、端の方が薄膜コンデンサに到達す
るまでの距離が長くなっている。薄膜コンデンサに進入
した電気信号は、薄膜コンデンサ部で位相速度の変化を
うける。位相速度は謂膜コンデンサの対向電極が完全に
アース電位であれば、誘電率の平方根に反比例する。し
たがって、薄膜コンデンサ部での位相速度は１．／−’
ＪＴＴ７ｒ＝１ ２ １．５７倍だけテーパー型部での位相速度よりも速い。

しかし本実施例で示すように、対向電極が完全なアース
電位ではなく、先端開放マイクロストリップラインの一
部を構成している場合には、位相速度は、この先端短絡
マイクロストリップラインの長さに依存する。例えば１
／４波長の長さであれば、整合をとろうとしている周波
数においては、その部分はほとんどショートに近く、し
たがってほぼ薄膜コンデンサの他方の電極はアース電位
にあるとみなすことができる。その場合の位相速度はほ
ぼ薄膜コンデンサ部の位相速度となる。しかし、その長
さがＯまたは１／２波長に近づくにすれて、次第にオー
プン状態に近づき、その結果、その部分の位相速度は、
はぼ基板であるアルξす基板上での位相速度に近づく。

したがって、本実施例のように、テーパー型部端部の方
が、中央部より１／４波長の長さに近いような構成では
、端部はと酸化珪素中での位相速度に近く、中心部はど
アルミナ基板上での位相速度に近くなる。したがって、
端部はと位相速度を速くすることができ、／ をインピーダンス整合に適した値としておくことにより
、インピーダンス整合をも同時に行うことができる。

なお先端短絡マイクロストリップラインのアースまでの
長さは、Ｏの時が完全なアース、１／４波長の長さの時
が完全なオープンに対応するので、１／４波長以下の長
さで適当な長さを選ぶことにより、本実施例の効果を得
ることができる。

出力回路の場合は、その入力の場合と逆の経過をたどる
ことになるが、結果として薄膜コンデンサと先端短絡マ
イクロストリップラインなしでは、テーパー型部で生ず
る電気信号の位相差を同じように補償できることは明ら
かである。インピーダンス整合についても、入力回路と
全く同様に考えることができる。

ゲート幅約４胴、出力３Ｗ級の同じ性能のＧａＡｓＦＥ
Ｔを用いて、本実施例の構造を用いた場合と第２の従来
例の構造を用いた場合とで、性能比較を行ったところ、
従来例の方法では、１４（、Ｈ２において、電力変換効
率１５％、線形利得４ｄＢで３ ４ あったものが、本実施例の構造とすることにより、電力
変換効率２０％、線形利得４．７ｃｌＢと、著しく電気
特性面での向上が見られた。

本発明の第２の実施例を、第２図に示す。

第２図において、１０１は電界効果トランジスタ（ＦＥ
Ｔ）、１０２は入力整合回路基板、１０３は出力整合回
路基板、１０４は入力端子に接続されるマイクロストリ
ップラインで構成された主線路、　１０５は出力端子に
接続されるマイクロストリップラインで構成された主線
路、１０６．１０７は前記主線路のトランジスタ側に設
けられたテーパー型部である。１０８はその一方の電極
が前記テーパー型部の一部を構成する入力整合用薄膜コ
ンデンサ、１０９は、その一方の電極が前記テーパー型
部の一部を構成する出力整合用薄膜コンデンサ、２０１
は前記入力用薄膜コンデンサの他方の電極とアース間に
接続された先端短絡テーパー型マイクロストリップ、ラ
インで、基板端部で基板下側のアースに接続されており
、上下にそれぞれ１つずつある。２０２は前記出力整合
用薄膜コンデンサの他方の電極と５ アース間に接続された先端短絡テーパー型マイクロスト
リップラインで、基板端部で基板下側のアースに接続さ
れており、上下にそれぞれ１つずつある。１１２は前記
テーパー型部とトランジスタを接続するワイヤーで、本
実施例では、入力側３木、出力側３本となっている。１
１３は、ワイヤー１１２により前記テーパー型部と前記
トランジスタ１０１を接続するための電極バンドで、前
部で６カ所設けている。

１０８は、入力整合用薄膜コンデンサ、１０９は出力整
合用薄膜コンデンサ、２０１は一端を前記人力側薄膜コ
ンデンサの主線路に接続されていない側の電極に接続さ
れたテーパー型アース端子で、上下にそれぞれ１つずつ
ある。２０２は一端を前記出力側薄膜コンデンサの主線
路に接続されていない側の電極に接続されたテーパー型
アース端子で、上下にそれぞれ１つずつある。１１２は
前記テーパー型部とトランジスタを接続するワイヤー、
１１３はワイヤー１１２により薄膜コンデンサ出力部を
接続するための電極パッド、で、全部で６カ所設けて６ いる。

入出力整合回路基板には、誘電率９．８のアルξす基板
を用い、主線路およびマイクロストリップラインなどの
導電部にはＣｒ−Ａｕを用い、薄膜コンデンサとしては
、誘電率約９０の酸化チタンを誘電体として用いた金属
−誘電体−金属構造の薄膜コンデンサを用いた。またト
ランジスタとしてＧａＡｓＦＥＴを、また整合させる周
波数として１４ＧＨｚを用いた。

この構造において、入力整合および出力整合のインピー
ダンス整合は、第１の実施例と同様、薄膜コンデンサと
先端短絡マイクロストリップラインによって行う。

第１の実施例との相違は、先端短絡マイクロストリップ
ライン部の形状寸法である。この場合、薄膜コンデンサ
の誘電率の方が、基板の誘電率よりも大きく、したがっ
て、薄膜コンデンサ部での位相速度は、テーパー型部で
の、ｒ”ｔＥ７（１）＝０．３３倍と遅くなる。したが
ってこの場合には、第１の実施例の場合とは逆に、テー
パー型部端部に近い部分はど、中心部よりも先端短絡マ
イクロストリップライン部の長さが長くなるように構造
としておくことにより、薄膜コンデンサをでた部分での
電気信号の位相を各部で同一にすることができる。

本実施例では、薄膜コンデンサと先端短絡マイクロスト
リップラインにより、インピーダンス整合と、空間的位
相差補償を行っている。薄膜コンデンサは、化学気相成
長やスパッタリングといった薄膜形成技術で作成可能で
あり、アル≧す基板などの各種基板上に一体に作りこむ
ことは容易である。したがって従来例に示したような、
チップコンデンサを必要としないので、実装工数が少な
くまた小型高集積化が可能であり、したがって製造コス
トも安くできるものである。

発明の効果 以上、述べた如く、本発明は主線路にマイクロストリッ
プラインを用いるトランジスタのインピーダンス整合回
路において、トランジスタ側主線路がテーパー型になっ
ており、そのテーパー型部とアース間に、薄膜コンデン
サと先端短絡マイク７ ロストリップラインの直列回路を有し、前記先端短絡マ
イクロストリップラインのアースまでの長さが、前記薄
膜コンデンサ部の各部で異なっていることにより、前記
薄膜コンデンサ部をでた位置において高周波信号の位相
の違いが補償されるようにしたもので、これによりイン
ピーダンスの低い高周波高出力トランジスタのインピー
ダンス整合をとると同時に、トランジスタの空間的大き
さにより生ずる信号の位相差をなくすようにしたもので
あり、また実装工数が少なく、小型高集積化が可能であ
り、製造コストの安い高周波高出力トランジスタの整合
回路を提供するものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構造図、第２図は本発
明の第２の実施例の構造図、第３図、第４図は従来例の
構造図を示したものである。 １０１・・・・・・トランジスタ、１０２・・・・・・
入力整合回路基板、１０３・・・・・・出力整合回路基
板、１０４・・・・・・入力側主線路、１０５・・・・
・・出力側主線路、１０６．１０７・・・・・・テーパ
ー型部、１０８・・・・・・人力整合用薄膜コンデン９ す、１０９・・・・・・出力整合用薄膜コンデンサ、１
１０．１１１・・・・・・先端短絡マイクロストリップ
ライン、１１２・・・・・・接続用ワイヤー、１１３・
・・・・・電極パッド。

Claims (3)

【特許請求の範囲】
1. （１）主線路にマイクロストリップラインを用いるトラ
   ンジスタのインピーダンス整合回路において、トランジ
   スタ側主線路がテーパー型になっており、そのテーパー
   型部とアース間に、薄膜コンデンサと先端短絡マイクロ
   ストリップラインの直列回路を有し、前記先端短絡マイ
   クロストリップラインのアースまでの長さが、前記薄膜
   コンデンサ部の各部で異なっていることにより、前記薄
   膜コンデンサ部をでた位置において高周波信号の位相の
   違いが補償されようにしたことを特徴とする高周波トラ
   ンジスタの整合回路。
2. （２）薄膜コンデンサとして、基板より大きい誘電率の
   誘電体を用い、先端短絡マイクロストリップラインのア
   ースまでの長さが、１／４波長以下で、前記薄膜コンデ
   ンサの中心部に近いほど短くなっていることを特徴とす
   る請求項（１）記載の高周波トランジスタの整合回路。
3. （３）薄膜コンデンサとして、基板よりも小さい誘電率
   の誘電体を用い、前記先端短絡マイクロストリップライ
   ンのアースまでの長さが、１／４波長以下で、前記薄膜
   コンデンサの中心部に近いほど長くなっていることを特
   徴とする請求項（１）記載の高周波トランジスタの整合
   回路。