JPH0366441U - - Google Patents
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- Publication number
- JPH0366441U JPH0366441U JP12730789U JP12730789U JPH0366441U JP H0366441 U JPH0366441 U JP H0366441U JP 12730789 U JP12730789 U JP 12730789U JP 12730789 U JP12730789 U JP 12730789U JP H0366441 U JPH0366441 U JP H0366441U
- Authority
- JP
- Japan
- Prior art keywords
- dram
- data bus
- processing unit
- central processing
- address strobe
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Description
第１図は本考案を実施したＤＲＡＭ制御装置を
表わす回路図、第２図は第１図に示した本考案回
路の動作を表わすタイムチヤート、第３図は従来
のＤＲＡＭ制御装置の構成を表わす図である。 １……ＣＰＵ、２……分離回路、３……ＤＲＡ
Ｍ制御部、Ｂ０，Ｂ１……双方向バツフア、Ｍ０
，Ｍ１……ＤＲＡＭバンク、ＤＢ，ＤＢ０，ＤＢ
１……データ・バス。
表わす回路図、第２図は第１図に示した本考案回
路の動作を表わすタイムチヤート、第３図は従来
のＤＲＡＭ制御装置の構成を表わす図である。 １……ＣＰＵ、２……分離回路、３……ＤＲＡ
Ｍ制御部、Ｂ０，Ｂ１……双方向バツフア、Ｍ０
，Ｍ１……ＤＲＡＭバンク、ＤＢ，ＤＢ０，ＤＢ
１……データ・バス。
Claims (1)
- 少なくとも２個以上のＤＲＡＭバンクにロウ・
アドレス・ストローブ信号及びカラム・アドレス
・ストローブ信号を共通に与えてアクセスするイ
ンターリーブ方式のＤＲＡＭ制御装置であつて、
各ＤＲＡＭバンクのデータ・バスを中央処理装置
のデータ・バスにオア結線し、前記中央処理装置
から与えられるアクセス情報よりアクセスすべき
ＤＲＡＭバンクのみにアウトプツト・イネーブル
信号を与えることを特徴とするＤＲＡＭ制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12730789U JPH0366441U (ja) | 1989-10-31 | 1989-10-31 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12730789U JPH0366441U (ja) | 1989-10-31 | 1989-10-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0366441U true JPH0366441U (ja) | 1991-06-27 |
Family
ID=31675067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12730789U Pending JPH0366441U (ja) | 1989-10-31 | 1989-10-31 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0366441U (ja) |
-
1989
- 1989-10-31 JP JP12730789U patent/JPH0366441U/ja active Pending