JPH036650A - 双方向データバス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えばファクシミリ装置などで使用される
マイクロプロセッサシステムの双方向データバス回路に
関する。

［従来の技術］ 従来、マイクロプロセッサシステムにおける代表的なデ
ータバスとしては、マイクロプロセッサと外部゛メモリ
との間を接続するアドレスデータバスやメモリリードラ
イトバスがある。アドレスデータバスでは、アドレスデ
ータの転送は双方向ではなく片方向でなされる。一方、
メモリリードライトデータバスでは、データの転送は双
方向でなされるが、リードサイクルおよびライトサイク
ルの２種類のサイクルに分離し、時分割的にデータ転送
方向を変化させる方法を採用している。

［発明が解決しようとする課題］ 上述した従来のアドレスデータバスでは、転送方向を変
えてデータ転送を行う場合、時間軸を区切ってそれぞれ
の方向でデータ転送を行うので、データ転送のなめに長
い時間を必要としていた３［課題を解決するための手段
］ 第１図はこの発明の双方向データバス回路の基本概念を
示す構成図である。第１図において、１．２はデータバ
スライン５に信号を送出する第１、第２のケーブルドラ
イバ（以下ドライバという）である。３．４はデータバ
スライン５からの信号を受は取る第１．第２のケーブル
レシーバ（以下レシーバという）である。データバスラ
イン５は、第１．第２．第３の相異なる電位レベルをと
るようになっている。６，７はドライバ１゜２への入力
信号線、８，９はレシーバ３，４がらの出力信号線であ
る。１０．１１はドライバ１゜２の出力信号線、１２．
１４はレシーバ３．４の制御用入力信号線、１３．１５
はレシーバ３，４の入力信号線である。

この発明の双方向データバス回路においては、データバ
スライン５の一端に第１のドライバ１の出力信号線１０
と第１のレシーバ３の入力信号線１３とを接続し、デー
タバスライン５の他端に第２のドライバ２の出力信号線
１１と第２のレシーバ４の入力信号線１５とを接続し、
第１．第２のドライバ１．２の入力信号線６．７に第１
．第２のレシーバ３，４の制御用入力信号線１２．１４
をそれぞれ接続している。そして、データバスライン５
を介して第１のドライバ１がら第２のレシーバ４にデー
タを転送するとともに、第２のドライバ２から第１のレ
シーバ３にデータを転送する。

［作用］ 第１．第２のドライバ１，２は、両者の入力論理が「０
」の場合にデータバスライン５を第１の電位に設定し、
どちらか一方の入力論理が「０」で他方の入力論理が「
１」の場合にデータバスライン５を第２の電位に設定し
、両者の入力論理が「１」の場合にデータバスラインを
第３の電位に設定する。第１．第２のレシーバ３，４は
、データバスライン５が第１の電位である場合に論理「
０」を出力し、データバスライン５が第２の電位である
とともに制御用入力信号線１２．１４が論理「０」の場
合に論理「１」を出力し、データバスラインが第２の電
位であるとともに制御用入力信号線１２．１４が論理「
１」の場合に論理「０」を出力し、データバスラインが
第３の電位である場合に論理ｒ１．を出力する。

したがって、第１．第２のドライバ１．２の入力信号線
６．７の両方に論理「０」が与えられると、データバス
ライン５は第１の電位に設定されるので、第１．第２の
レシーバ３，４の出力信号線には論理「０」が出力され
る。また、第１．第２のドライバ１，２の入力信号線６
，７のいづれか一方に論理「０」が与えられ、他方に論
理「１」が与えられると、データバスライン５は第２の
電位に設定されるので、制御用入力信号線１２または１
４を介して論理「０」を与えられたレシーバ３または４
の出力信号線１１または１３には論理「１」が出力され
る。また、第１．第２のドライバ１，２の入力信号線６
．７の両方に論理「１」が与えられると、データバスラ
イン５は第３の電位に設定されるので、第１．第２のレ
シーバ３．４の出力信号線８，９には論理「１」が出力
される。

［実施例］ 次にこの発明について図面を参照して説明する。

第２図はこの発明の一実施例を示す構成図であり、第１
図と同一符号は相当する部分を示し、その説明は省略す
る。

ドライバ１において、１ａはデータバス５を駆動するト
ランジスタ、１ｂはトランジスタ１ａを駆動するトラン
ジスタ駆動バッファ、ＩＣは一端が電圧Ｅｃに接続され
他端がトランジスタ１ａのコレクタに接続された分圧抵
抗である。ドライバ２もこれと同様の構成である。

データバスラは分圧抵抗５ａを介して接地されている。

また、分圧抵抗１ｃ、２ｃ、５ａの抵抗値Ｒは全て同一
である。

レシーバ３において、３ａはデータバスラの３段階の電
位レベルＥｌ、Ｅ２．Ｅ３を入力信号線１３を介して入
力電位■として入力し、この３段階の電圧レベルに対応
して出力論理ＬＬ、Ｌ２としてｒＱ、、ｒｌ、の信号を
出力する電圧レベル識別回路（以下識別回路という）で
ある、３ｂは制御用入力線１２を介して入力信号線６の
論理レベルを入力するとともに、識別回路３ａの出力端
子ＬＬ、Ｌ２からの出力論理レベルを入力してｒｏ」、
　　「ＬＪの論理レベルを出力する電圧レベル判定回路
（以下判定回路という〉であり、ＡＮＤ回路３ｃおよび
ＯＲ回路３ｄから構成されている。レシーバ４もこれと
同様の構成である。

次に動作について説明する。

ドライバ１，２は、次に示すように入力信号線６．７の
入力論理Ａ、Ｂに応じ、出力信号線１０．１１を介して
データバスライン５の電位を設定するようになっている
。

■入力信号線６および７の両方の入力論理Ａ、　Ｂが「
０」のとき、トランジスタ駆動バッファ１ｂ、２ｂがト
ランジスタｌａ、２ａをオフにするので、データバスラ
イン５はほぼ接地電位となる。すなわち、このときの電
位Ｅ１は、Ｅ１洪Ｏ となる。

■入力信号線６および７のいづれか一方の入力論理Ａま
たはＢが「１」で他方が「０」のとき、トランジスタｌ
ａ、２ａどちらか一方がオンとなり他方がオフとなるの
で、このときのデータバスライン５の電位Ｅ２は分圧抵
抗１ｃ、５ａまたは２ｃ、５ａにより分圧されて、 Ｅ２＃Ｅｃ　−Ｒ／　（２Ｒ）＝Ｅｃ／２となる。

■入力信号線６および７の両方の入力論理Ａ、　Ｂが「
１」のとき、トランジスタｌａ、２ａは両方オンとなる
ので、このときのデータバスライン５の電位Ｅ３は分圧
抵抗１ｃ、２ｃ、５ａにより分圧されて、 Ｅ３＃Ｅｃ　−Ｒ／　（１，５Ｒ）＝２Ｅｃ／３となる
。

以上説明したように、データバスラの電位は、Ｅｌ、Ｅ
２．Ｅ３の３段階の相異なる電位レベルに設定される。

一方、レシーバ３は、制御用入力信号線１２および入力
信号線１３からの入力に応じて出力信号線８の出力論理
Ｃを設定し、これと同様にレシーバ４は、制御用入力信
号線１４および入力信号線１５からの入力に応じて出力
信号線９の出力論理りを設定するようになっている。

第１表はレシーバ３における入出力論理表である。ただ
し、第１表中において、■はデータバス５の電位、すな
わち識別回路３ａの入力電位であり、Ｌｌ、Ｌ２は識別
回路３ａの出力論理であり、Ａは制御用入力信号線１２
．すなわち、判定回路３ｂの入力論理であり、Ｃはレシ
ーバ３の出力論理、すなわち、判定回路３ｂの出力論理
である。以下、第１表を参照してレシーバ３の動作を説
明する。

第１表 ■データバスらの電位が電位Ｅ１で、制御用入力信号線
１２の入力論理が「Ｏ」のとき、レシーバ３は論理「０
」を出力する。

■データバスラの電位が電位Ｅ２で、制御用入力信号線
１２の入力論理が「１」のとき、レシーバ３は論理ｒＱ
Ｊを出力する。

■データバスラの電位が電位Ｅ２で、制御用入力信号線
１２の入力論理が「０」のとき、レシーバ３は論理「１
」を出力する。

■データバス５の電位が電位Ｅ３のとき、レシーバ３は
論理「１」を出力する。

なお、レシーバ４の入出力論理も上記と同様である。

次に、ドライバ１，２の入力信号線６，７に与えられる
入力論理Ａ、Ｂに応じてレシーバ３，４の出力信号線８
．９に出力論理Ｃ，Ｄが設定される動作を第２表を参照
して説明する。

第２表 （１）　　ドライバ１．２の入力信号線６，７の両方に
「０」が与えられた場合 ドライバ１．２はともに論理「０」を与えられたので、
データバスライン５を電位Ｅ１に設定する。これにより
、レシーバ３，４の入力信号線１３．１５が電位Ｅ１に
設定されるので、レシーバ３．４はそれぞれ出力信号線
８．９に論理「０」を出力する。

すなわち、この場合には論理「０」のデータが双方向に
同時に転送されたことになる。

（２）　ドライバ１の入力信号線６に論理「０」が、ド
ライバ２の入力信号線７に論理「ＩＪが与えられた場合 ドライバ１，２のいづれか一方に論理「０」が、他方に
論理「１」が与えられたので、データバスライン５は電
位Ｅ２に設定される。これにより、レシーバ３，４の入
力信号線１３．１５は電位Ｅ２に設定される。これとと
もに、レシーバ３の制御用入力信号線１２には論理「０
」が設定されるので、レシーバ３は出力信号線８に論理
「１」を設定する。一方、レシーバ４の制御用入力信号
線１４には論理「１」が設定されるので、レシーバ４は
出力信号線９に論理「０」を出力する。

すなわち、この場合には論理「０」と「１」のデータが
双方向に同時に転送されたことになる。

なお、上述とは逆にドライバ１に論理「１」を与え、ド
ライバ２に論理「０」を与えた場合は、上述の説明の「
０」と「１」とを逆にした動作がなされる。

Ｇ）　ドライバ１．２の入力信号線６，７の両方に論理
「１」が与えられた場合 ドライバ１，２はともに論理「１」を与えられたので、
データバスライン５を電位Ｅ３に設定する。これにより
、レシーバ３，４の入力信号線１３．１５が電位Ｅ３に
設定されるので、レシーバ３．４はそれぞれ出力信号線
８，９に論理「１」を出力する。

すなわち、この場合には論理「１」のデータが双方向に
同時に転送されたことになる。

なお、この実施例では、第２図に示すように分圧抵抗１
ｃ、２ｃ、５ａを同一の抵抗値Ｒとすることにより、デ
ータバスライン５の電位レベルＥ１、Ｅ２．Ｅ３をＯ，
Ｅｃ／２，２Ｅｃ／３としたが、これに限られるもので
はなく、上記分圧抵抗を異なる値にすることにより、上
記電位レベルを変更することができる。

［発明の効果］ 以上説明したようにこの発明の双方向データ転送回路に
よれば、第１および第２のドライバの入力信号線の両方
に論理「０」が与えられると、データバスラインは第１
の電位に設定されるので、第１および第２のレシーバの
出力信号線には論理「０」が出力される。また、第１お
よび第２のドライバの入力信号線のいづれか一方に論理
「０」が与えられ、他方に論理「１」が与えられると、
データバスラインは第２の電位に設定されるので、制御
用入力信号線を介して論理「０」を与えられたレシーバ
の出力信号線には論理「１」が出力される。また、第１
および第２のドライバの入力信号線の両方に論理「１」
が与えられると、データバスラインは第３の電位に設定
されるので、第１および第２のレシーバの出力信号線に
は論理「１」が出力される。したがって、このようにデ
ータの転送動作がなされることにより、従来のデータバ
スと違って双方向のデータ転送を同時に行うことができ
るので、データの転送を高速に行えるため、従来に比較
して短時間でデータ転送を行うことができる利点を有す
る。

【図面の簡単な説明】

第１図はこの発明の基本概念を示す構成図、第２図はこ
の発明の一実施例を示す構成図である。 １．２・・・ドライバ、３，４・・・レシーバ、５・・
・データバスライン、６，７．１３．１５・・−人力信
号線、８，９，１０．１１・・・出力信号線、１２゜１
４・・・制御用入力信号線。

Claims (1)

1. 【特許請求の範囲】 データバスラインの一端に第１のケーブルドライバの出
   力信号線と第１のケーブルレシーバの入力信号線とを接
   続し、データバスラインの他端に第２のケーブルドライ
   バの出力信号線と第２のケーブルレシーバの入力信号線
   とを接続し、第１および第２のケーブルドライバの入力
   信号線に第１および第２のケーブルレシーバの制御用入
   力信号線をそれぞれ接続し、データバスラインを介して
   第１のケーブルドライバから第２のケーブルレシーバに
   データを転送するとともに、第２のケーブルドライバか
   ら第１のケーブルレシーバにデータを転送する双方向デ
   ータバス回路であって、第１および第２のケーブルドラ
   イバは、両者の入力論理が「０」の場合にデータバスラ
   インを第１の電位に設定し、どちらか一方の入力論理が
   「０」で他方の入力論理が「１」の場合にデータバスラ
   インを第２の電位に設定し、両者の入力論理が「１」の
   場合にバスラインを第３の電位に設定し、 第１および第２のケーブルレシーバは、データバスライ
   ンが第１の電位である場合に論理「０」を出力し、デー
   タバスラインが第２の電位であるとともに制御用入力信
   号線が論理「０」の場合に論理「１」を出力し、データ
   バスラインが第２の電位であるとともに制御用入力信号
   線が論理「１」の場合に論理「０」を出力し、データバ
   スラインが第３の電位である場合に論理「１」を出力す
   ることを特徴とする双方向データバス回路。