JPH0366757B2 - - Google Patents
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- JPH0366757B2 JPH0366757B2 JP56135585A JP13558581A JPH0366757B2 JP H0366757 B2 JPH0366757 B2 JP H0366757B2 JP 56135585 A JP56135585 A JP 56135585A JP 13558581 A JP13558581 A JP 13558581A JP H0366757 B2 JPH0366757 B2 JP H0366757B2
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- power supply
- voltage
- circuit
- during
- transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明はMOSダイナミツク回路に係り、特に
内部に電圧保持回路が集積化された電源電圧変動
に強いMOSダイナミツク回路に関する。
内部に電圧保持回路が集積化された電源電圧変動
に強いMOSダイナミツク回路に関する。
MOS（金属酸化膜半導体）ダイナミツク回路
は、その回路動作を時間的に見ると、リセツト期
間と動作期間（アクテイブ期間）に分けることが
できる。リセツト期間ではダイナミツク回路内の
各節点は所定の電圧値に充電あるいは放電され
る。これにより、アクテイブ期間では所望のアク
テイブ動作を完遂することができる。
は、その回路動作を時間的に見ると、リセツト期
間と動作期間（アクテイブ期間）に分けることが
できる。リセツト期間ではダイナミツク回路内の
各節点は所定の電圧値に充電あるいは放電され
る。これにより、アクテイブ期間では所望のアク
テイブ動作を完遂することができる。
ところが、ダイナミツク回路の動作中に、ノイ
ズ等の影響で電源電圧が変動することがある。リ
セツト期間における電源電圧とアクテイブ期間に
おける電源電圧が異なると、後に詳述するように
ダイナミツク回路の正常動作が損なわれる。
ズ等の影響で電源電圧が変動することがある。リ
セツト期間における電源電圧とアクテイブ期間に
おける電源電圧が異なると、後に詳述するように
ダイナミツク回路の正常動作が損なわれる。
本発明の目的は、リセツト期間にコンデンザを
充電し、このコンデンサの充電電圧をアクテイブ
期間における電源電圧として用いるという構想に
基づき、MOSダイナミツク回路においてリセツ
ト期間とアクテイブ期間の電源電圧の変動による
誤動作を防止することにある。
充電し、このコンデンサの充電電圧をアクテイブ
期間における電源電圧として用いるという構想に
基づき、MOSダイナミツク回路においてリセツ
ト期間とアクテイブ期間の電源電圧の変動による
誤動作を防止することにある。
上記の目的を達成するための本発明の要旨は、
回路内の各接点を所定の電圧値に充電または放電
するリセツト期間と、入力信号に応じた動作を行
うアクテイブ期間を有するMOSダイナミツクに
おいて、該リセツト期間に導通して該MOSダイ
ナミツク回路の電源線に電源電圧を供給し、該ア
クテイブ期間には非導通となるようにクロツク信
号によつて制御されるスイツチ手段と、該リセツ
ト期間に前記電源線に供給される電源電圧を保持
する電圧保持回路とを設け、該アクテイブ期間に
は、前記スイツチ手段による前記電源線への電源
電圧の供給を停止して、該電圧保持回路に保持さ
れた電圧が、電源電圧として定常的に前記電源線
へ供給される様にしたことを特徴とするMOSダ
イナミツク回路にある。
回路内の各接点を所定の電圧値に充電または放電
するリセツト期間と、入力信号に応じた動作を行
うアクテイブ期間を有するMOSダイナミツクに
おいて、該リセツト期間に導通して該MOSダイ
ナミツク回路の電源線に電源電圧を供給し、該ア
クテイブ期間には非導通となるようにクロツク信
号によつて制御されるスイツチ手段と、該リセツ
ト期間に前記電源線に供給される電源電圧を保持
する電圧保持回路とを設け、該アクテイブ期間に
は、前記スイツチ手段による前記電源線への電源
電圧の供給を停止して、該電圧保持回路に保持さ
れた電圧が、電源電圧として定常的に前記電源線
へ供給される様にしたことを特徴とするMOSダ
イナミツク回路にある。
以下、本発明の実施例を添付の図面に基づいて
説明する。なお以下の説明に用いる図中のMOS
トランジスタは全てＮチヤネル型とする。また、
電源電圧VCCに近い電位をＨレベル、接地電位
VSSに近い電位をＬレベルと称する。さらに、「電
荷」とは「正電荷」を意味する。
説明する。なお以下の説明に用いる図中のMOS
トランジスタは全てＮチヤネル型とする。また、
電源電圧VCCに近い電位をＨレベル、接地電位
VSSに近い電位をＬレベルと称する。さらに、「電
荷」とは「正電荷」を意味する。
第１図は本発明の第１の実施例を説明するため
の１トランジスタ１キヤパシタ・セル形式のダイ
ナミツクRAM（ランダム・アクセス・メモリ）
の要部回路図である。第１図において、ダイナミ
ツクRAMは、センスアンプ１、１トランジス
タ・１キヤパシタ形式のメモリセル２、ダミーセ
ル３および４、アクテイブプルアツプ回路５、お
よびアクテイブプルアツプ回路駆動用クロツク信
号発生回路６を備えている。上記１〜６の回路そ
れ自体は周知のものである。簡単に説明すると、
センスアンプ１はトランジスタQ1〜Q6を備えて
おり、ビツト線BLとビツト線の電位差を検知
し増幅する。より詳しくは、リセツト期間中にト
ランジスタQ3，Q4のゲートにリセツト信号φRが
印加されて、ビツト線BLおよびは電源電圧
VCC（Ｈレベル）までチヤージアツプされている。
ワード線WLとダミーワード線DWL1が選択され
てVCC以上の高レベルになると、両ビツト線はと
もに電圧降下するが、メモリセル２に蓄積されて
いる情報とダミーセル３に蓄積されている情報と
の差をトランジスタQ1，Q2により増幅すること
により情報判別を行う。実際には、リセツト期間
中にビツト線BLおよびを電源電圧VCCまで確
実にチヤージアツプするためには、トランジスタ
Q3，Q4以外の付加回路を必要とするが、第１図
には図面の簡略化のために図示されていない。
の１トランジスタ１キヤパシタ・セル形式のダイ
ナミツクRAM（ランダム・アクセス・メモリ）
の要部回路図である。第１図において、ダイナミ
ツクRAMは、センスアンプ１、１トランジス
タ・１キヤパシタ形式のメモリセル２、ダミーセ
ル３および４、アクテイブプルアツプ回路５、お
よびアクテイブプルアツプ回路駆動用クロツク信
号発生回路６を備えている。上記１〜６の回路そ
れ自体は周知のものである。簡単に説明すると、
センスアンプ１はトランジスタQ1〜Q6を備えて
おり、ビツト線BLとビツト線の電位差を検知
し増幅する。より詳しくは、リセツト期間中にト
ランジスタQ3，Q4のゲートにリセツト信号φRが
印加されて、ビツト線BLおよびは電源電圧
VCC（Ｈレベル）までチヤージアツプされている。
ワード線WLとダミーワード線DWL1が選択され
てVCC以上の高レベルになると、両ビツト線はと
もに電圧降下するが、メモリセル２に蓄積されて
いる情報とダミーセル３に蓄積されている情報と
の差をトランジスタQ1，Q2により増幅すること
により情報判別を行う。実際には、リセツト期間
中にビツト線BLおよびを電源電圧VCCまで確
実にチヤージアツプするためには、トランジスタ
Q3，Q4以外の付加回路を必要とするが、第１図
には図面の簡略化のために図示されていない。
メモリセル２はトランジスタQ7とMOSキヤパ
シタQ8を備えており、MOSキヤパシタQ8に情報
“１”または“０”が蓄積されている。図面の簡
単化のために、ビツト線BLに接続されたメモリ
セルは１個しか図示されていないが、実際にはビ
ツト線BLとビツト線にはそれぞれ多数のメモ
リセルが接続されている。
シタQ8を備えており、MOSキヤパシタQ8に情報
“１”または“０”が蓄積されている。図面の簡
単化のために、ビツト線BLに接続されたメモリ
セルは１個しか図示されていないが、実際にはビ
ツト線BLとビツト線にはそれぞれ多数のメモ
リセルが接続されている。
選択されるメモリセルの接続されているビツト
線を選択ビツト線と呼べば、選択ビツト線がBL
の場合は、非選択ビツト線側ではダミーセル
３が選ばれ、逆に選択ビツト線がのときは、
非選択ビツト線BL側でダミーセル４が選ばれる。
ダミーセル３はトランジスタQ9，Q10および
MOSキヤパシタQ11を備えており、リセツト期間
中はトランジスタQ10のゲートにリセツト信号
RSTが印加されてトランジスタQ10は導通してお
り、MOSキヤパシタQ11は放電されるが、アクテ
イブ期間中はリセツト信号RSTがオフであり、
ダミーワード線DWL1が選択されて例えば5Vの
レベルになると、非選択ビツト線の電荷がト
ランジスタQ9を介してMOSキヤパシタQ11に流
れ込み、の電圧は所望の基準値まで降下する。
ダミーセル４もトランジスタQ9′，Q10′および
MOSキヤパシタQ11′を備えており、ダミーセル
３と同様の動作を行う。アクテイブプルアツプ回
路５はトランジスタQ12，Q13およびMOSキヤパ
シタQ14を備えており、センスアンプ１の動作開
始後にビツト線BLとの電位差を強制的に大き
くするためのものである。図面の簡略化のため
に、ビツト線BLにのみアクテイブプルアツプ回
路が接続されているが、実際にはビツト線に
も同様の構成をしたアクテイブプルアツプ回路が
接続されている。クロツク信号発生回路６はアク
テイブプルアツプ回路を駆動するためにトランジ
スタQ13のゲートに印加されるクロツク信号Aを
発生する回路であり、トランジスタQ15，Q16お
よびMOSキヤパシタQ17を備えている。
線を選択ビツト線と呼べば、選択ビツト線がBL
の場合は、非選択ビツト線側ではダミーセル
３が選ばれ、逆に選択ビツト線がのときは、
非選択ビツト線BL側でダミーセル４が選ばれる。
ダミーセル３はトランジスタQ9，Q10および
MOSキヤパシタQ11を備えており、リセツト期間
中はトランジスタQ10のゲートにリセツト信号
RSTが印加されてトランジスタQ10は導通してお
り、MOSキヤパシタQ11は放電されるが、アクテ
イブ期間中はリセツト信号RSTがオフであり、
ダミーワード線DWL1が選択されて例えば5Vの
レベルになると、非選択ビツト線の電荷がト
ランジスタQ9を介してMOSキヤパシタQ11に流
れ込み、の電圧は所望の基準値まで降下する。
ダミーセル４もトランジスタQ9′，Q10′および
MOSキヤパシタQ11′を備えており、ダミーセル
３と同様の動作を行う。アクテイブプルアツプ回
路５はトランジスタQ12，Q13およびMOSキヤパ
シタQ14を備えており、センスアンプ１の動作開
始後にビツト線BLとの電位差を強制的に大き
くするためのものである。図面の簡略化のため
に、ビツト線BLにのみアクテイブプルアツプ回
路が接続されているが、実際にはビツト線に
も同様の構成をしたアクテイブプルアツプ回路が
接続されている。クロツク信号発生回路６はアク
テイブプルアツプ回路を駆動するためにトランジ
スタQ13のゲートに印加されるクロツク信号Aを
発生する回路であり、トランジスタQ15，Q16お
よびMOSキヤパシタQ17を備えている。
従来は、上記１〜６の回路はすべて電源線VCC
に接続されていた。本発明においては、例えばク
ロツク信号発生回路６の電源線として、第３図に
示した定電圧電源を用いる。
に接続されていた。本発明においては、例えばク
ロツク信号発生回路６の電源線として、第３図に
示した定電圧電源を用いる。
第２図Ａ〜Ｃは、第１図の回路１〜６がすべて
電源線VCCに接続された従来例において、メモリ
セル２内のMOSキヤパシタに情報“１”が蓄積
されている場合の読出し動作および再書込み動作
とその問題点を説明するための波形である。第２
図Ａはクロツク信号A発生回路６の動作説明用
波形図であり、図において、A1，A2はアクテイ
ブ期間、Ｒはリセツト期間を示す。アクテイブ期
間A1，A2においてはAはVCCのレベルにあり、
リセツト期間ＲにおいてはAはVCCより高いレベ
ルにある。第２図Ｂは電源電圧の変動がない正常
動作時のアクテイブプルアツプ回路５の動作説明
用波形図である。第２図Ｂにおいて、リセツトク
ロツク信号φRはリセツト期間Ｒの間は例えば5V
の電源電圧VCCより高いレベルにある。リセツト
クロツク信号φRがＨレベルより高レベルにある
ときは、トランジスタQ15，Q16が導通してアク
テイブプルアツプ回路駆動用クロツク信号Aが
やはりＨレベルより高いレベルにある。リセツト
クロツク信号φRがＬレベル（零電位）に低下す
ると、アクテイブ期間Ａが開始される。アクテイ
ブ期間Ａの間、クロツク信号AをＨレベルに維
持するために、MOSキヤパシタQ17を介してＨレ
ベルのクロツク信号φWを印加してノードN3をブ
ーストすることによりトランジスタQ16を導通状
態に保つ。この結果、クロツク信号Aはアクテ
イブ期間中は実質的にＨレベルに等しい電位に保
たれる。
電源線VCCに接続された従来例において、メモリ
セル２内のMOSキヤパシタに情報“１”が蓄積
されている場合の読出し動作および再書込み動作
とその問題点を説明するための波形である。第２
図Ａはクロツク信号A発生回路６の動作説明用
波形図であり、図において、A1，A2はアクテイ
ブ期間、Ｒはリセツト期間を示す。アクテイブ期
間A1，A2においてはAはVCCのレベルにあり、
リセツト期間ＲにおいてはAはVCCより高いレベ
ルにある。第２図Ｂは電源電圧の変動がない正常
動作時のアクテイブプルアツプ回路５の動作説明
用波形図である。第２図Ｂにおいて、リセツトク
ロツク信号φRはリセツト期間Ｒの間は例えば5V
の電源電圧VCCより高いレベルにある。リセツト
クロツク信号φRがＨレベルより高レベルにある
ときは、トランジスタQ15，Q16が導通してアク
テイブプルアツプ回路駆動用クロツク信号Aが
やはりＨレベルより高いレベルにある。リセツト
クロツク信号φRがＬレベル（零電位）に低下す
ると、アクテイブ期間Ａが開始される。アクテイ
ブ期間Ａの間、クロツク信号AをＨレベルに維
持するために、MOSキヤパシタQ17を介してＨレ
ベルのクロツク信号φWを印加してノードN3をブ
ーストすることによりトランジスタQ16を導通状
態に保つ。この結果、クロツク信号Aはアクテ
イブ期間中は実質的にＨレベルに等しい電位に保
たれる。
今、第２図Ｃに示したように、外部雑音等、な
んらかの影響で、アクテイブ期間Ａにおける電源
電圧がリセツト期間Ｒにおける電源電圧VCCより
ΔVだけ上昇したとする。アクテイブ期間におけ
るクロツク信号Aは電源電圧に等しいので、電
源電圧の上昇に伴なつてクロツク信号Aの電位
も上昇し、以下に述べる再書込みにおける誤動作
を生じる。
んらかの影響で、アクテイブ期間Ａにおける電源
電圧がリセツト期間Ｒにおける電源電圧VCCより
ΔVだけ上昇したとする。アクテイブ期間におけ
るクロツク信号Aは電源電圧に等しいので、電
源電圧の上昇に伴なつてクロツク信号Aの電位
も上昇し、以下に述べる再書込みにおける誤動作
を生じる。
すなわち、選択ビツト線をBL、非選択ビツト
線をとしたとき、メモリセル２を選択すべく
ワード線WLおよびダミーワード線DWL1がＨレ
ベルになると、MOSキヤパシタQ8およびMOSキ
ヤパシタQ11に電荷が流入して、それぞれビツト
線BLおよびの電位が降下する。MOSキヤパ
シタQ8には情報“１”が蓄積されており、ダミ
ーセルのMOSキヤパシタQ11は周知のように、情
報“１”と“０”の中間の基準電圧を発生する容
量を有するので、ビツト線BLとの間に正の電
位差が生じる。MOSキヤパシタQ8が情報“０”
を蓄積している場合は、ビツト線BLとの間の
電位差は負となる。センスアンプ１にクロツク信
号φ1およびφ2を印加することによりセンスアン
プ１は活性化されて、上記電位差は増幅される。
こうして、ビツト線BLとの電位差は次第に開
いてメモリセル２の情報がセンスアンプ２を介し
て読出される。しかしながら、その電位差が数十
ミリボルトと僅かである場合、ビツト線BLの電
圧は、トランジスタQ1のリーク電流やトランジ
スタQ2のゲート容量によるカツプリングノイズ
等の種々の原因によつて、第２図Ａ，Ｂに示した
ように次第に低下してしまう。この低下したレベ
ルでMOSキヤパシタQ8を充電しても充分な再書
込みは行われない。特に再書き込みをする情報が
“１”の場合はMOSキヤパシタQ8を充分に再充
電するために、アクテイブプルアツプ回路５を動
作させてビツト線BLを再チヤージアツプするこ
とが行なわれている。すなわち、クロツク信号
φAをVCCより高いレベルにすることにより、トラ
ンジスタQ12のゲートとMOSキヤパシタ14のゲー
トのノード（結節点）N1の電位を上昇させ、そ
れによりトランジスタQ12を導通させて電源線
VCCからトランジスタQ12を介してビツト線BLに
電荷を供給する。ところが、アクテイブ期間Ａに
おけるクロツク信号Aの電位がVCC＋ΔVと高く
なつている場合、クロツク信号Aの電位とビツ
ト線BLとの電位差がトランジスタQ13のしきい値
電圧より大きくなつてしまうことがある。例えば
クロツク信号Aの電位が5VのVCCより1V高い
6V、ビツト線BLの電位が4V、そしてトランジ
スタQ13のしきい値電圧が1.7Vである場合、アク
テイブ期間でトランジスタQ13は導通状態にあ
り、ノードN1の電荷はトランジスタQ13を介して
ビツト線BLにリークしてしまう。従つて、クロ
ツク信号φAをＨレベルより高レベルにしてもノ
ードN1の電位は充分に高くならず、トランジス
タQ12を充分に導通させることはできない。この
場合、第２図Ｃに示されるようにビツト線BLの
電圧はVCCレベルまで再チヤージアツプすること
ができず、メモリセル２内のMOSキヤパシタQ8
への情報“１”の再書込み不良となつてしまう。
線をとしたとき、メモリセル２を選択すべく
ワード線WLおよびダミーワード線DWL1がＨレ
ベルになると、MOSキヤパシタQ8およびMOSキ
ヤパシタQ11に電荷が流入して、それぞれビツト
線BLおよびの電位が降下する。MOSキヤパ
シタQ8には情報“１”が蓄積されており、ダミ
ーセルのMOSキヤパシタQ11は周知のように、情
報“１”と“０”の中間の基準電圧を発生する容
量を有するので、ビツト線BLとの間に正の電
位差が生じる。MOSキヤパシタQ8が情報“０”
を蓄積している場合は、ビツト線BLとの間の
電位差は負となる。センスアンプ１にクロツク信
号φ1およびφ2を印加することによりセンスアン
プ１は活性化されて、上記電位差は増幅される。
こうして、ビツト線BLとの電位差は次第に開
いてメモリセル２の情報がセンスアンプ２を介し
て読出される。しかしながら、その電位差が数十
ミリボルトと僅かである場合、ビツト線BLの電
圧は、トランジスタQ1のリーク電流やトランジ
スタQ2のゲート容量によるカツプリングノイズ
等の種々の原因によつて、第２図Ａ，Ｂに示した
ように次第に低下してしまう。この低下したレベ
ルでMOSキヤパシタQ8を充電しても充分な再書
込みは行われない。特に再書き込みをする情報が
“１”の場合はMOSキヤパシタQ8を充分に再充
電するために、アクテイブプルアツプ回路５を動
作させてビツト線BLを再チヤージアツプするこ
とが行なわれている。すなわち、クロツク信号
φAをVCCより高いレベルにすることにより、トラ
ンジスタQ12のゲートとMOSキヤパシタ14のゲー
トのノード（結節点）N1の電位を上昇させ、そ
れによりトランジスタQ12を導通させて電源線
VCCからトランジスタQ12を介してビツト線BLに
電荷を供給する。ところが、アクテイブ期間Ａに
おけるクロツク信号Aの電位がVCC＋ΔVと高く
なつている場合、クロツク信号Aの電位とビツ
ト線BLとの電位差がトランジスタQ13のしきい値
電圧より大きくなつてしまうことがある。例えば
クロツク信号Aの電位が5VのVCCより1V高い
6V、ビツト線BLの電位が4V、そしてトランジ
スタQ13のしきい値電圧が1.7Vである場合、アク
テイブ期間でトランジスタQ13は導通状態にあ
り、ノードN1の電荷はトランジスタQ13を介して
ビツト線BLにリークしてしまう。従つて、クロ
ツク信号φAをＨレベルより高レベルにしてもノ
ードN1の電位は充分に高くならず、トランジス
タQ12を充分に導通させることはできない。この
場合、第２図Ｃに示されるようにビツト線BLの
電圧はVCCレベルまで再チヤージアツプすること
ができず、メモリセル２内のMOSキヤパシタQ8
への情報“１”の再書込み不良となつてしまう。
本発明は、このようにダイナミツク回路の動作
サイクル内で発生する電源電圧変動によつて誤動
作することのないダイナミツク回路を提供するも
のである。
サイクル内で発生する電源電圧変動によつて誤動
作することのないダイナミツク回路を提供するも
のである。
本発明では、リセツト期間での電源電圧VCCと
アクテイブ期間での電源電圧の値が異なることに
より回路が誤動作することに注目し、第３図に示
すような電圧保持回路を集積回路内部に設け、こ
の電圧を基準電圧として電源変動に敏感なトラン
ジスタが接続されている電源線、例えば第１図の
回路におけるアクテイブプルアツプ回路駆動用ク
ロツク信号発生回路６の電源線V* CCに印加する。
アクテイブ期間での電源電圧の値が異なることに
より回路が誤動作することに注目し、第３図に示
すような電圧保持回路を集積回路内部に設け、こ
の電圧を基準電圧として電源変動に敏感なトラン
ジスタが接続されている電源線、例えば第１図の
回路におけるアクテイブプルアツプ回路駆動用ク
ロツク信号発生回路６の電源線V* CCに印加する。
第３図において、本発明の一実施例による定電
圧電源は、抵抗Ｒ、MOSトランジスタＴおよび
大容量MOSキヤパシタＱからなつており、電源
線VCCとMOSキヤパシタＱのゲートとの間に上記
抵抗ＲおよびMOSトランジスタＴを並列接続し
て構成されている。抵抗Ｒは集積回路内において
は、デイプリーシヨン形MOSトランジスタを代
用してもよい。MOSトランジスタＴのゲートに
はリセツト期間にリセツトクロツク信号φRが印
加されそれによりMOSキヤパシタＱは充電され
る。アクテイブ期間には電源電圧VCCの変動に応
じて大容量MOSキヤパシタＱが抵抗Ｒを介して
充放電される。トランジスタＴとMOSキヤパシ
タＱによる充電時定数はリセツト期間に比べて充
分短い程度の例えば50ナノ秒とし、抵抗Ｒと
MOSキヤパシタＱによる充放電時定数は上記充
電時定数より充分に長い例えば数ミリ秒とする。
こうして、電源変動に敏感な所望のトランジスタ
にはリセツト期間における電源電圧に等しい定電
圧V* CCが得られる。
圧電源は、抵抗Ｒ、MOSトランジスタＴおよび
大容量MOSキヤパシタＱからなつており、電源
線VCCとMOSキヤパシタＱのゲートとの間に上記
抵抗ＲおよびMOSトランジスタＴを並列接続し
て構成されている。抵抗Ｒは集積回路内において
は、デイプリーシヨン形MOSトランジスタを代
用してもよい。MOSトランジスタＴのゲートに
はリセツト期間にリセツトクロツク信号φRが印
加されそれによりMOSキヤパシタＱは充電され
る。アクテイブ期間には電源電圧VCCの変動に応
じて大容量MOSキヤパシタＱが抵抗Ｒを介して
充放電される。トランジスタＴとMOSキヤパシ
タＱによる充電時定数はリセツト期間に比べて充
分短い程度の例えば50ナノ秒とし、抵抗Ｒと
MOSキヤパシタＱによる充放電時定数は上記充
電時定数より充分に長い例えば数ミリ秒とする。
こうして、電源変動に敏感な所望のトランジスタ
にはリセツト期間における電源電圧に等しい定電
圧V* CCが得られる。
アクテイブ期間の電圧が変動しても、V* CCはそ
の変動の影響を受けないので、クロツク信号A
の電位は定電圧V* CCに実質的に等しく、従つてア
クテイブ期間にはアクテイブプルアツプ回路５内
のトランジスタQ13のゲート電位とビツト線電位
の差がそのしきい値電圧以上とならないのでトラ
ンジスタQ13が導通することはない。従つてノー
ドN1は第２図Ｂに示すごとく充分高い電位にブ
ーストされ、ビツト線BLはトランジスタQ12を介
してVCCレベルにまでチヤージアツプされる。
の変動の影響を受けないので、クロツク信号A
の電位は定電圧V* CCに実質的に等しく、従つてア
クテイブ期間にはアクテイブプルアツプ回路５内
のトランジスタQ13のゲート電位とビツト線電位
の差がそのしきい値電圧以上とならないのでトラ
ンジスタQ13が導通することはない。従つてノー
ドN1は第２図Ｂに示すごとく充分高い電位にブ
ーストされ、ビツト線BLはトランジスタQ12を介
してVCCレベルにまでチヤージアツプされる。
なお第１図および第３図の回路に印加されるリ
セツトクロツク信号φRとしては、リセツト期間
Ｒでは電源電圧VCC以上、アクテイブ期間Ａでは
接地電圧VSSとなるものを用いたが、第３図のト
ランジスタＴがデプレシヨン形であれば、クロツ
ク信号φRはリセツト期間で電源電圧VCC、アクテ
イブ期間で接地電圧VSSであるクロツク信号でも
よい。
セツトクロツク信号φRとしては、リセツト期間
Ｒでは電源電圧VCC以上、アクテイブ期間Ａでは
接地電圧VSSとなるものを用いたが、第３図のト
ランジスタＴがデプレシヨン形であれば、クロツ
ク信号φRはリセツト期間で電源電圧VCC、アクテ
イブ期間で接地電圧VSSであるクロツク信号でも
よい。
ダイナミツク回路のアクテイブ期間は高々100
ナノ秒なので大容量MOSキヤパシタＱおよび抵
抗Ｒによる充放電時定数をマイクロ秒ないし上記
の如くミリ秒のオーダに設定すれば安定な定電圧
電源として使用できる。
ナノ秒なので大容量MOSキヤパシタＱおよび抵
抗Ｒによる充放電時定数をマイクロ秒ないし上記
の如くミリ秒のオーダに設定すれば安定な定電圧
電源として使用できる。
第４図は本発明の第２の実施例を説明するため
の１トランジスタ１キヤパシタ・セル形式のダイ
ナミツクRAMの要部回路図である。第１図の回
路図においては、１個のセンスアンプとそれに接
続されたメモリセルおよびダミーセルのみを示し
たが、第４図の回路図においては、複数のセンス
アンプ１−１，１−２，…，１−ｎが示されてい
る。センスアンプ１−１，１−２，…，１−ｎに
はそれぞれビツト線BL1と1，BL2と2，…，
BLnとが接続されており、各ビツト線にはメ
モリセル２−１と３−１，２−２と３−２，…，
２−ｎと３−ｎが接続されている。各メモリセル
の構成は第１図に示したものと同一である。ビツ
ト線BL1，BL2…BLnはそれぞれ、ダミーセル
Q11-1，Q11-2…，Q11-oを介してダミーワード線
DWL2に接続されている。同様にビツト線1，
BL2，…，はそれぞれ、ダミーセルQ12-1，
Q12-2，…，Q12-oを介してダミーワード線DWL1
に接続されている。ダミーセルの各々は第１図の
ダミーセルと異なり、MOSキヤパシタのみで構
成されているがその動作は第１図に示したダミー
セルと本質的に変らない。本実施例においてはメ
モリセルやダミーワード線の動作に注目するため
に、第１図に示したアクテイブプルアツプ回路は
省略されている。第４図においてセンスアンプの
左側のメモリセルに蓄積された情報を読出す場
合、センスアンプの右側のダミーワード線DWL1
をＬレベルにすると共に非選択ダミーワード線
DWL2を電源電圧のレベルにクランプする。同様
に、センスアンプの右側のメモリセルの情報を読
出す場合は、センスアンプの左側のダミーワード
線DWL2をＬレベルにすると共に非選択ダミーワ
ード線DWL1を電源電圧にクランプする。非選択
のダミーワード線をフローテイングにせず電源に
クランプすることで、各ビツト線のダミーセルを
介したカツプリングによる相互干渉を押さえてい
る。しかしこのことにより逆に非選択ダミーワー
ド線は読出し動作時に電源電圧変動に敏感にな
り、以下の説明のような問題を生ずる。
の１トランジスタ１キヤパシタ・セル形式のダイ
ナミツクRAMの要部回路図である。第１図の回
路図においては、１個のセンスアンプとそれに接
続されたメモリセルおよびダミーセルのみを示し
たが、第４図の回路図においては、複数のセンス
アンプ１−１，１−２，…，１−ｎが示されてい
る。センスアンプ１−１，１−２，…，１−ｎに
はそれぞれビツト線BL1と1，BL2と2，…，
BLnとが接続されており、各ビツト線にはメ
モリセル２−１と３−１，２−２と３−２，…，
２−ｎと３−ｎが接続されている。各メモリセル
の構成は第１図に示したものと同一である。ビツ
ト線BL1，BL2…BLnはそれぞれ、ダミーセル
Q11-1，Q11-2…，Q11-oを介してダミーワード線
DWL2に接続されている。同様にビツト線1，
BL2，…，はそれぞれ、ダミーセルQ12-1，
Q12-2，…，Q12-oを介してダミーワード線DWL1
に接続されている。ダミーセルの各々は第１図の
ダミーセルと異なり、MOSキヤパシタのみで構
成されているがその動作は第１図に示したダミー
セルと本質的に変らない。本実施例においてはメ
モリセルやダミーワード線の動作に注目するため
に、第１図に示したアクテイブプルアツプ回路は
省略されている。第４図においてセンスアンプの
左側のメモリセルに蓄積された情報を読出す場
合、センスアンプの右側のダミーワード線DWL1
をＬレベルにすると共に非選択ダミーワード線
DWL2を電源電圧のレベルにクランプする。同様
に、センスアンプの右側のメモリセルの情報を読
出す場合は、センスアンプの左側のダミーワード
線DWL2をＬレベルにすると共に非選択ダミーワ
ード線DWL1を電源電圧にクランプする。非選択
のダミーワード線をフローテイングにせず電源に
クランプすることで、各ビツト線のダミーセルを
介したカツプリングによる相互干渉を押さえてい
る。しかしこのことにより逆に非選択ダミーワー
ド線は読出し動作時に電源電圧変動に敏感にな
り、以下の説明のような問題を生ずる。
メモリセル２−１内のMOSキヤパシタQ8-1に
情報“０”が格納されているものとし、この読出
し動作とその問題点を第５図に用いて説明する。
リセツトクロツク信号φRを電源電圧VCCのレベル
より高いレベルから接地レベルに遷移させること
により、リセツト期間Ｒからアクテイブ期間Ａに
移る。この時、第１図の場合と同様に、電源電圧
がVCCからΔVだけ上昇したとする。この電源電
圧の上昇に伴つて、電源電圧にクランプされてい
る非選択ダミーワード線DWL2もVCC＋ΔVまで上
昇する。選択ダミーワード線DWL1がＬレベルに
されることによつて、非選択ビツト線1は情報
“１”と“０”の中間の基準電圧まで電圧降下す
る。一方、MOSキヤパシタQ8-1は電荷を蓄積し
ていないので、ワード線WL1を高レベルにする
とトランジスタQ7-1を介して選択ビツト線BL1の
電荷はMOSキヤパシタQ8-1に流れ込むため、選
択ビツト線BL1の電位は非選択ビツト線1の電
位よりもさらに低下する。トランジスタQ5，Q6
がクロツク信号φ1，φ2を受けると、ノードN1が
ＨレベルからＬレベルに移つてセンスアンプ１−
１が活性化し、ビツト線BL1と1の電位差を検
知・増幅して、メモリセル１−１に格納された情
報が読出される。しかしながら、非選択ダミーワ
ード線DWL2の電圧がアクテイブ期間で上昇して
いるので、選択ビツト線BL1に非選択ダミーセル
Q11-1から電荷が流れこみ、電源電圧の上昇がな
い場合と比較して選択ビツト線BL1の“０”読出
し時の電圧降下が不充分となる。このためビツト
BL1と1の電位差が減少し、センスアンプはこ
れを検知できず、誤動作をすることがある。
情報“０”が格納されているものとし、この読出
し動作とその問題点を第５図に用いて説明する。
リセツトクロツク信号φRを電源電圧VCCのレベル
より高いレベルから接地レベルに遷移させること
により、リセツト期間Ｒからアクテイブ期間Ａに
移る。この時、第１図の場合と同様に、電源電圧
がVCCからΔVだけ上昇したとする。この電源電
圧の上昇に伴つて、電源電圧にクランプされてい
る非選択ダミーワード線DWL2もVCC＋ΔVまで上
昇する。選択ダミーワード線DWL1がＬレベルに
されることによつて、非選択ビツト線1は情報
“１”と“０”の中間の基準電圧まで電圧降下す
る。一方、MOSキヤパシタQ8-1は電荷を蓄積し
ていないので、ワード線WL1を高レベルにする
とトランジスタQ7-1を介して選択ビツト線BL1の
電荷はMOSキヤパシタQ8-1に流れ込むため、選
択ビツト線BL1の電位は非選択ビツト線1の電
位よりもさらに低下する。トランジスタQ5，Q6
がクロツク信号φ1，φ2を受けると、ノードN1が
ＨレベルからＬレベルに移つてセンスアンプ１−
１が活性化し、ビツト線BL1と1の電位差を検
知・増幅して、メモリセル１−１に格納された情
報が読出される。しかしながら、非選択ダミーワ
ード線DWL2の電圧がアクテイブ期間で上昇して
いるので、選択ビツト線BL1に非選択ダミーセル
Q11-1から電荷が流れこみ、電源電圧の上昇がな
い場合と比較して選択ビツト線BL1の“０”読出
し時の電圧降下が不充分となる。このためビツト
BL1と1の電位差が減少し、センスアンプはこ
れを検知できず、誤動作をすることがある。
メモリセル２−１に情報“１”が書込まれてい
る場合は、リセツト後に電源電圧が低下した場合
に上記と同様の理由により選択ビツト線BL1の電
圧上昇が妨げられてセンスアンプが誤動作するこ
とがある。
る場合は、リセツト後に電源電圧が低下した場合
に上記と同様の理由により選択ビツト線BL1の電
圧上昇が妨げられてセンスアンプが誤動作するこ
とがある。
そこで、本実施例においても、第３図に示した
定電電源を用いて非選択ダミーワード線DWL2を
V* CCにクランプすることにより、選択ビツト線
BL1の電圧降下あるいは電圧上昇を妨げる原因を
除去することができる。
定電電源を用いて非選択ダミーワード線DWL2を
V* CCにクランプすることにより、選択ビツト線
BL1の電圧降下あるいは電圧上昇を妨げる原因を
除去することができる。
第６図は本発明の第３の実施例を説明するため
のダイナミツククロツク発生回路の１例を示す回
路図である。この回路は入力信号φAを受けてこ
れを増幅し、かつ波形整形した出力信号φBを発
生するものである。
のダイナミツククロツク発生回路の１例を示す回
路図である。この回路は入力信号φAを受けてこ
れを増幅し、かつ波形整形した出力信号φBを発
生するものである。
第７図Ａは第６図の回路の正常動作説明用波形
図である。第６図および第７図Ａにおいて、リセ
ツト期間Ｒではリセツトクロツク信号φRがＨレ
ベルのため、トランジスタQ2，Q7は導通してお
り、ノードN1，N4はＬレベルである。また、ト
ランジスタQ4はN1がＬレベルなのでオフ、トラ
ンジスタQ3はφRを受けているのでオンであり、
従つてノードN2は電源電圧よりはやや低いがＨ
レベルになる（VCCが5Vの場合、ノードN2は約
4.2Vとなる）。ノードN2はトランジスタQ10およ
びQ12のゲートに接続されているのでトランジス
タQ10およびQ12はオンであり、ノードN3および
出力信号φBはＬレベルである。なおノードN3は
トランジスタQ5がオンすることでノードN2の電
位より低い電位のＨレベル（VCC＝5Vの場合、約
3.6V）までチヤージアツプされる。リセツトク
ロツク信号φRがＬレベルになればアクテイブ期
間に入る。次いで入力信号φAがＨレベルになる
と、トランジスタQ6のゲート・ドレイン間容量
でノードN3がVCC以上にブーストされトランジス
タQ6がオンになり、ノードN4はＨレベルにチヤ
ージアツプされる。この後ノードN2がやや遅れ
てＬレベルになると、トランジスタQ10がオフし
て、ノードN5がチヤージアツプされてくる。す
るとトランジスタQ8とQ9による正帰還でノード
N4がますますブーストされて、トランジスタQ11
はただちに飽和してオンする。かくして、正常動
作時には入力信号φAに応じて出力信号φBのＨレ
ベルが第７図に点線で示す如く得られる。
図である。第６図および第７図Ａにおいて、リセ
ツト期間Ｒではリセツトクロツク信号φRがＨレ
ベルのため、トランジスタQ2，Q7は導通してお
り、ノードN1，N4はＬレベルである。また、ト
ランジスタQ4はN1がＬレベルなのでオフ、トラ
ンジスタQ3はφRを受けているのでオンであり、
従つてノードN2は電源電圧よりはやや低いがＨ
レベルになる（VCCが5Vの場合、ノードN2は約
4.2Vとなる）。ノードN2はトランジスタQ10およ
びQ12のゲートに接続されているのでトランジス
タQ10およびQ12はオンであり、ノードN3および
出力信号φBはＬレベルである。なおノードN3は
トランジスタQ5がオンすることでノードN2の電
位より低い電位のＨレベル（VCC＝5Vの場合、約
3.6V）までチヤージアツプされる。リセツトク
ロツク信号φRがＬレベルになればアクテイブ期
間に入る。次いで入力信号φAがＨレベルになる
と、トランジスタQ6のゲート・ドレイン間容量
でノードN3がVCC以上にブーストされトランジス
タQ6がオンになり、ノードN4はＨレベルにチヤ
ージアツプされる。この後ノードN2がやや遅れ
てＬレベルになると、トランジスタQ10がオフし
て、ノードN5がチヤージアツプされてくる。す
るとトランジスタQ8とQ9による正帰還でノード
N4がますますブーストされて、トランジスタQ11
はただちに飽和してオンする。かくして、正常動
作時には入力信号φAに応じて出力信号φBのＨレ
ベルが第７図に点線で示す如く得られる。
しかしながら、前述の実施例と同様に、アクテ
イブ期間Ａにおける電源電圧がリセツト期間Ｒに
おける電源電圧VCCよりΔVだけ上昇したとする
と、（第７図Ｂ参照）やはり、以下に述べる誤動
作を生じる。すなわち、電源電圧の上昇によりト
ランジスタQ5のゲートとノードN2間の電位差が
トランジスタQ5のしきい値電圧以上になると、
入力信号φAの入力時には、トランジスタQ5はオ
ン状態となつてしまつている。このため、入力信
号φAがトランジスタQ6のドレインに印加される
と、トランジスタQ6のゲート電荷はトランジス
タQ5を介してノードN2にリークしてしまい、第
７図Ｂに示すようにノードN3は殆んどブースト
されない。このためトランジスタQ6は充分にオ
ンにならず、ノードN4に対するチヤージアツプ
が不充分なまま、トランジスタQ10，Q12がオフ
状態となる。この結果、MOSキヤパシタQ9によ
るノードN4へのブースト効果が不充分となり、
従つてトランジスタQ11は充分にオン状態とはな
らないので、第７図Ｂに点線で示す如く出力信号
φBはＨレベルにまで立上がらず、誤動作となる。
イブ期間Ａにおける電源電圧がリセツト期間Ｒに
おける電源電圧VCCよりΔVだけ上昇したとする
と、（第７図Ｂ参照）やはり、以下に述べる誤動
作を生じる。すなわち、電源電圧の上昇によりト
ランジスタQ5のゲートとノードN2間の電位差が
トランジスタQ5のしきい値電圧以上になると、
入力信号φAの入力時には、トランジスタQ5はオ
ン状態となつてしまつている。このため、入力信
号φAがトランジスタQ6のドレインに印加される
と、トランジスタQ6のゲート電荷はトランジス
タQ5を介してノードN2にリークしてしまい、第
７図Ｂに示すようにノードN3は殆んどブースト
されない。このためトランジスタQ6は充分にオ
ンにならず、ノードN4に対するチヤージアツプ
が不充分なまま、トランジスタQ10，Q12がオフ
状態となる。この結果、MOSキヤパシタQ9によ
るノードN4へのブースト効果が不充分となり、
従つてトランジスタQ11は充分にオン状態とはな
らないので、第７図Ｂに点線で示す如く出力信号
φBはＨレベルにまで立上がらず、誤動作となる。
この誤動作を防ぐためには、やはり、第３図に
示した定電圧電源からの定電圧V* CCをトランジス
タQ5のゲートに印加すればよい。V* CCをQ5のゲー
トに印加することにより、トランジスタQ5のゲ
ートとノードN2の間の電位差が入力信号φA印加
前にしきい値電圧に達することはなく、ノード
N3およびノードN4は充分にブーストされるの
で、出力信号φBはＨレベルまで立上がる。
示した定電圧電源からの定電圧V* CCをトランジス
タQ5のゲートに印加すればよい。V* CCをQ5のゲー
トに印加することにより、トランジスタQ5のゲ
ートとノードN2の間の電位差が入力信号φA印加
前にしきい値電圧に達することはなく、ノード
N3およびノードN4は充分にブーストされるの
で、出力信号φBはＨレベルまで立上がる。
以上の説明から明らかなように、本発明により
リセツト期間に大容量コンデンサを充電し、この
コンデンサの充電電圧をアクテイブ期間における
電源電圧として用いる定電圧電源がIC内部に集
積化されたので、MOSダイナミツク回路におい
てリセツト期間とアクテイブ期間の電源電圧の変
動による誤動作は防止される。
リセツト期間に大容量コンデンサを充電し、この
コンデンサの充電電圧をアクテイブ期間における
電源電圧として用いる定電圧電源がIC内部に集
積化されたので、MOSダイナミツク回路におい
てリセツト期間とアクテイブ期間の電源電圧の変
動による誤動作は防止される。
なお、前述の実施例では電圧保持回路をそれぞ
れの回路の特定の箇所に接続したが、MOSダイ
ナミツク回路内で電源電圧変動の影響を受け易い
任意の所望の箇所に接続してもよい。また本発明
による電圧保持回路は前述の１トランジスタ・１
キヤパシタ形式のダイナミツクRAMやダイナミ
ツク・クロツク発生回路に限らず、任意のMOS
ダイナミツク回路に適用され得る。更に、電圧保
持回路は第３図に示したものに限定されるもので
はなく、集積化が可能な任意の形式が用いられ得
る。
れの回路の特定の箇所に接続したが、MOSダイ
ナミツク回路内で電源電圧変動の影響を受け易い
任意の所望の箇所に接続してもよい。また本発明
による電圧保持回路は前述の１トランジスタ・１
キヤパシタ形式のダイナミツクRAMやダイナミ
ツク・クロツク発生回路に限らず、任意のMOS
ダイナミツク回路に適用され得る。更に、電圧保
持回路は第３図に示したものに限定されるもので
はなく、集積化が可能な任意の形式が用いられ得
る。
第１図は本発明の第１の実施例を説明するため
の１トランジスタ・１キヤパシタ・セル形式のダ
イナミツクRAMの要部回路図、第２図Ａ〜Ｃは
第１図の回路の動作説明用波形図、第３図は本発
明による定電圧電源の１実施例を示す回路図、第
４図は本発明の第２の実施例を説明するためのダ
イナミツクRAMの要部回路図、第５図は第４図
の回路の動作説明用波形図、第６図は本発明の第
３の実施例を説明するためのダイナミツク・クロ
ツク発生回路の１例を示す回路図、そして第７図
Ａ，Ｂは第６図の回路の動作説明用波形図であ
る。 １……センスアンプ、２……メモリセル、３…
…ダミーセル、４……ダミーセル、５……アクテ
イブプルアツプ回路、６……アクテイブプルアツ
プ回路駆動用クロツク信号発生回路、Ｑ……大容
量MOSキヤパシタ、φR……リセツトクロツク信
号、BL……ビツト線、……ビツト線、
DWL1，DWL2……ダミーワード線、WL……ワ
ード線、VCC……電源線、V* CC……定電圧電源。
の１トランジスタ・１キヤパシタ・セル形式のダ
イナミツクRAMの要部回路図、第２図Ａ〜Ｃは
第１図の回路の動作説明用波形図、第３図は本発
明による定電圧電源の１実施例を示す回路図、第
４図は本発明の第２の実施例を説明するためのダ
イナミツクRAMの要部回路図、第５図は第４図
の回路の動作説明用波形図、第６図は本発明の第
３の実施例を説明するためのダイナミツク・クロ
ツク発生回路の１例を示す回路図、そして第７図
Ａ，Ｂは第６図の回路の動作説明用波形図であ
る。 １……センスアンプ、２……メモリセル、３…
…ダミーセル、４……ダミーセル、５……アクテ
イブプルアツプ回路、６……アクテイブプルアツ
プ回路駆動用クロツク信号発生回路、Ｑ……大容
量MOSキヤパシタ、φR……リセツトクロツク信
号、BL……ビツト線、……ビツト線、
DWL1，DWL2……ダミーワード線、WL……ワ
ード線、VCC……電源線、V* CC……定電圧電源。
Claims (1)
- 【特許請求の範囲】 １ 回路内の各節点を所定の電圧値に充電または
放電するリセツト期間と、入力信号に応じた動作
を行うアクテイブ期間を有するMOSダイナミツ
クにおいて、該リセツト期間に導通して該MOS
ダイナミツク回路の電源線に電源電圧を供給し、
該アクテイブ期間には非導通となるようにクロツ
ク信号によつて制御されるスイツチ手段と、該リ
セツト期間に前記電源線に供給される電源電圧を
保持する電圧保持回路とを設け、該アクテイブ期
間中には、前記スイツチ手段による前記電源線へ
の電源電圧の供給を停止して、該電圧保持回路に
保持された電圧が、電源電圧として定常的に前記
電源線へ供給される様にしたことを特徴とする
MOSダイナミツク回路。 ２ 前記電圧保持回路は、前記アクテイブ期間よ
り充分長い放電時間を有するコンデンサを具備
し、該リセツト期間に該コンデンサに保持した電
圧を該アクテイブ期間に電源電圧として供給する
様にしたことを特徴とする特許請求の範囲第１項
記載のMOSダイナミツク回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135585A JPS5837896A (ja) | 1981-08-31 | 1981-08-31 | Ｍｏｓダイナミック回路 |
| US06/413,405 US4578781A (en) | 1981-08-31 | 1982-08-31 | MIS transistor circuit |
| IE2114/82A IE55378B1 (en) | 1981-08-31 | 1982-08-31 | A mis transistor circuit including a voltage holding circuit |
| DE8282304572T DE3280016D1 (en) | 1981-08-31 | 1982-08-31 | A mis transistor circuit including a voltage holding circuit |
| EP82304572A EP0073677B1 (en) | 1981-08-31 | 1982-08-31 | A mis transistor circuit including a voltage holding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135585A JPS5837896A (ja) | 1981-08-31 | 1981-08-31 | Ｍｏｓダイナミック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5837896A JPS5837896A (ja) | 1983-03-05 |
| JPH0366757B2 true JPH0366757B2 (ja) | 1991-10-18 |
Family
ID=15155257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56135585A Granted JPS5837896A (ja) | 1981-08-31 | 1981-08-31 | Ｍｏｓダイナミック回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4578781A (ja) |
| EP (1) | EP0073677B1 (ja) |
| JP (1) | JPS5837896A (ja) |
| DE (1) | DE3280016D1 (ja) |
| IE (1) | IE55378B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4709353A (en) * | 1981-05-13 | 1987-11-24 | Hitachi, Ltd. | Semiconductor memory |
| US5466308A (en) * | 1982-08-21 | 1995-11-14 | Sumitomo Special Metals Co. Ltd. | Magnetic precursor materials for making permanent magnets |
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