JPH0367332A - マイクロプログラム制御方法 - Google Patents
マイクロプログラム制御方法Info
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- JPH0367332A JPH0367332A JP20299989A JP20299989A JPH0367332A JP H0367332 A JPH0367332 A JP H0367332A JP 20299989 A JP20299989 A JP 20299989A JP 20299989 A JP20299989 A JP 20299989A JP H0367332 A JPH0367332 A JP H0367332A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マイクロプログラム制御方法に関し、
命令長をそれ程増大することなく、割込用の分岐条件の
追加を可能にすることを目的とし、いくつかの分岐条件
の成立／不成立に従って選〔産業上の利用分野〕 本発明は、マイクロプログラム制御方法に関し、特に、
水平型マイクロ命令を用いるマイクロプログラム制御方
法に関する。
追加を可能にすることを目的とし、いくつかの分岐条件
の成立／不成立に従って選〔産業上の利用分野〕 本発明は、マイクロプログラム制御方法に関し、特に、
水平型マイクロ命令を用いるマイクロプログラム制御方
法に関する。
マイクロプログラム制御は、コンピュータに対する１つ
の命令（機械語命令またはマクロ命令）に対し、記憶装
置や演算装置などの操作を基本的な操作（マイクロ操作
： ｌ１ｉ（ｒ□ ｏｐｅｒａｔｉｏｎ）に分解し、１
つ以上ｍステップのこれらの操作を組み合わせたマイク
ロ命令（ｍｉｃｒｏ １ｎｓｔｒｕｃｔｉｏｎ、 ｍ１
ｃｒ。
の命令（機械語命令またはマクロ命令）に対し、記憶装
置や演算装置などの操作を基本的な操作（マイクロ操作
： ｌ１ｉ（ｒ□ ｏｐｅｒａｔｉｏｎ）に分解し、１
つ以上ｍステップのこれらの操作を組み合わせたマイク
ロ命令（ｍｉｃｒｏ １ｎｓｔｒｕｃｔｉｏｎ、 ｍ１
ｃｒ。
ｏｒｄｅｒ）を記憶し、命令の実行に必要なマイクロ命
令の系列を順次読み出すことによって制御を行うもので
、アーキテクチ＋ （ａｒｃｈｉｔｅｃｔｕｒｅ）上の
細部仕様が決まらなくても、論理部の設計が可能であり
、装置開発期間を短縮できる、順序制御の情報をファー
ムウェアとして制御記憶に格納しているため、処理の変
更や追加に対して制御記憶の内容を変更、追加するだけ
で容易に対応できる、などの特長を有し、現在の汎用コ
ンピュータやマイクロコンピュータなどにおいて広く活
用されている。
令の系列を順次読み出すことによって制御を行うもので
、アーキテクチ＋ （ａｒｃｈｉｔｅｃｔｕｒｅ）上の
細部仕様が決まらなくても、論理部の設計が可能であり
、装置開発期間を短縮できる、順序制御の情報をファー
ムウェアとして制御記憶に格納しているため、処理の変
更や追加に対して制御記憶の内容を変更、追加するだけ
で容易に対応できる、などの特長を有し、現在の汎用コ
ンピュータやマイクロコンピュータなどにおいて広く活
用されている。
第５図は従来のマイクロ命令語構成を示す図で、水平型
マイクロ命令を例にしている。この図において、ＣＴＬ
は制御フィールド部、ａは第１の分岐条件部、ｂは第２
の分岐条件部、ＮＡ１．ＮＡ２、・・・・・・ＮＡ４は
それぞれ分岐先アドレス部である。ＮＡＩ〜ＮＡ４は、
そのなかの１つがａ、 ｂの状態に従って選択され、
ａ、ｂは、ＣＴＬの内容に従ってセットされる。例えば
、ａ、ｂが共に“０” （分岐不成立）であればＮＡＩ
が選択され、ａ＝“Ｏ″ （分岐不成立）、ｂ＝“Ｉ”
（分岐成立）であればＮＡ２が選択され、ａ＝″ｌ”
、ｂ＝“Ｏ”であればＮＡ３が選択され、ａ、ｂが共に
６１”であればＮＡ４が選択される。
マイクロ命令を例にしている。この図において、ＣＴＬ
は制御フィールド部、ａは第１の分岐条件部、ｂは第２
の分岐条件部、ＮＡ１．ＮＡ２、・・・・・・ＮＡ４は
それぞれ分岐先アドレス部である。ＮＡＩ〜ＮＡ４は、
そのなかの１つがａ、 ｂの状態に従って選択され、
ａ、ｂは、ＣＴＬの内容に従ってセットされる。例えば
、ａ、ｂが共に“０” （分岐不成立）であればＮＡＩ
が選択され、ａ＝“Ｏ″ （分岐不成立）、ｂ＝“Ｉ”
（分岐成立）であればＮＡ２が選択され、ａ＝″ｌ”
、ｂ＝“Ｏ”であればＮＡ３が選択され、ａ、ｂが共に
６１”であればＮＡ４が選択される。
ここで、第６図に示すアドレスＯ番地（２進数表現で０
０００番地）から８番地（２進数表現で１０００番地）
までのマイクロ命令セントを一例としてその実行順序を
説明すると、まず、０番地のａ、 ｂ （ａ ＝ ｂ
＝ Ｏ）に従ってＮＡＩを選択し、このＮＡＩ内の０
０１０をネタストアドレスとして２番地のマイクロ命令
を実行する。次に、２番地のａ、ｂ （ａ＝ｂ＝１）に
従ってＮＡ４を選択し、このＮＡＩ内の０１１０をネタ
ストアドレスとして６番地のマイクロ命令を実行する。
０００番地）から８番地（２進数表現で１０００番地）
までのマイクロ命令セントを一例としてその実行順序を
説明すると、まず、０番地のａ、 ｂ （ａ ＝ ｂ
＝ Ｏ）に従ってＮＡＩを選択し、このＮＡＩ内の０
０１０をネタストアドレスとして２番地のマイクロ命令
を実行する。次に、２番地のａ、ｂ （ａ＝ｂ＝１）に
従ってＮＡ４を選択し、このＮＡＩ内の０１１０をネタ
ストアドレスとして６番地のマイクロ命令を実行する。
以降、各命令のａ、ｂを調べ、成立（“１”）、不成立
（Ｏ″）に従って、その命令内のＮＡＩ〜ＮＡ４の１つ
を選択し、次実行順命令のネタストアドレスを得るとい
った動作を繰り返すことにより、いくつかの分岐条件に
応じて命令の順序を制御することができる。
（Ｏ″）に従って、その命令内のＮＡＩ〜ＮＡ４の１つ
を選択し、次実行順命令のネタストアドレスを得るとい
った動作を繰り返すことにより、いくつかの分岐条件に
応じて命令の順序を制御することができる。
しかしながら、このような従来のマイクロプロダラム制
御方法にあっては、複数の分岐先アドレス（ＮＡＩ〜Ｎ
Ａ４）の選択を、いくつかの分岐条件（ａ、ｂ）の成立
（“１″）、不成立（“０″）によってのみ行う構成と
なっていたため、例えば、割込発生用の分岐条件を新た
に追加しようとした場合に、以下の理由から命令長が長
くなるといった不具合があった。
御方法にあっては、複数の分岐先アドレス（ＮＡＩ〜Ｎ
Ａ４）の選択を、いくつかの分岐条件（ａ、ｂ）の成立
（“１″）、不成立（“０″）によってのみ行う構成と
なっていたため、例えば、割込発生用の分岐条件を新た
に追加しようとした場合に、以下の理由から命令長が長
くなるといった不具合があった。
すなわち、分岐条件が２つの場合であれば、その分岐条
件の成立、不成立の組み合わせは２２−４通りであり、
分岐先アドレスはＮＡＩ〜ＮＡ４の４つとなるが、更に
割込用の分岐条件（以下、ＩＮＴＣＨＫという）を追加
した場合には、都合３つの分岐条件となり、その組み合
わせは２３＝８通り、したがって、分岐先アドレスが４
個増えて８個となる。次表１は、ＩＮＴＣＨＫを含む３
つの分岐条件と、これらの分岐の成立／不成立の組み合
わせによって選択される８個の分岐先アドレス（ＮＡＩ
−ＮＡ８）の関係を示す図である。
件の成立、不成立の組み合わせは２２−４通りであり、
分岐先アドレスはＮＡＩ〜ＮＡ４の４つとなるが、更に
割込用の分岐条件（以下、ＩＮＴＣＨＫという）を追加
した場合には、都合３つの分岐条件となり、その組み合
わせは２３＝８通り、したがって、分岐先アドレスが４
個増えて８個となる。次表１は、ＩＮＴＣＨＫを含む３
つの分岐条件と、これらの分岐の成立／不成立の組み合
わせによって選択される８個の分岐先アドレス（ＮＡＩ
−ＮＡ８）の関係を示す図である。
なお、分岐条件の“１″は成立、“０”は不成立を表し
、分岐先アドレスの“１”は選択を表す。
、分岐先アドレスの“１”は選択を表す。
！Ｉ１
表１から理解されるように、割込発生時（ＩＮＴＣＨＫ
＝“１″）に割込先の分岐アドレスを得ようとすると、
増加分のＮＡ５〜ＮＡ８のすべてに同一の割込先の分岐
アドレスを格納しなければならず、したがって、割込用
分岐条件を追加した場合には、ＮＡ５〜ＮＡ８の分だけ
、命令長が長くなるといった不具合があった。
＝“１″）に割込先の分岐アドレスを得ようとすると、
増加分のＮＡ５〜ＮＡ８のすべてに同一の割込先の分岐
アドレスを格納しなければならず、したがって、割込用
分岐条件を追加した場合には、ＮＡ５〜ＮＡ８の分だけ
、命令長が長くなるといった不具合があった。
そこで本発明は、命令長をそれ程増大することなく、割
込用の分岐条件の追加を可能にすることを目的としてい
る。
込用の分岐条件の追加を可能にすることを目的としてい
る。
いくつかの分岐条件の成立／不成立に従って選択される
複数の分岐先アドレスを１つのマイクロ命令に含むマイ
クロプログラム制御方法において、前記いくつかの分岐
条件に予め優先順位を付与することを特徴として構成す
る。
複数の分岐先アドレスを１つのマイクロ命令に含むマイ
クロプログラム制御方法において、前記いくつかの分岐
条件に予め優先順位を付与することを特徴として構成す
る。
本発明では、予め優先順位が与えられた複数の分岐条件
の成立／不成立によって１つの分岐先アドレスが選択さ
れる。したがって、例えば、割込用の１つの分岐条件を
最優先にしておけば、割込発生時には、特定の分岐先ア
ドレスを優先的に選択でき、各命令毎の割込分岐アドレ
スを１つにすることができる。
の成立／不成立によって１つの分岐先アドレスが選択さ
れる。したがって、例えば、割込用の１つの分岐条件を
最優先にしておけば、割込発生時には、特定の分岐先ア
ドレスを優先的に選択でき、各命令毎の割込分岐アドレ
スを１つにすることができる。
以下、本発明を図面に基づいて説明する。
第１〜４図は本発明に係るマイクロプログラム制御方法
の一実施例を示す図である。
の一実施例を示す図である。
第１図は本実施例のマイクロ命令語構成を示す図で、Ｃ
ＴＬは演算種類やフラグのセットなどを指示する制御フ
ィールド部、ａ、ｂはそれぞれＣＴＬの内容に従ってセ
ントされる分岐条件部、ＩＮＴＣＨＫは外部割込発生時
にセットされる割込分岐条件部、ＮＡＩ〜ＮＡ５はこれ
らの分岐条件の成立／不成立によって１つが選択される
分岐先アドレス格納部で、ＮＡＩ〜ＮＡ４までがａ、
ｂによって選択され、ＮＡ５がＩＮＴＣＨＫによって
選択されるものとする。また、Ｐは本発明のポイントで
ある２ビツトの優先順位設定部（優先チエツクフィール
ドとも言う）で、例えば各ビットの組み合わせに応じて
皮表２に示す優先度（Ｃ−Ｂ−Ａ）をＩＮＴＣＨＫ、ａ
、ｂに与える。
ＴＬは演算種類やフラグのセットなどを指示する制御フ
ィールド部、ａ、ｂはそれぞれＣＴＬの内容に従ってセ
ントされる分岐条件部、ＩＮＴＣＨＫは外部割込発生時
にセットされる割込分岐条件部、ＮＡＩ〜ＮＡ５はこれ
らの分岐条件の成立／不成立によって１つが選択される
分岐先アドレス格納部で、ＮＡＩ〜ＮＡ４までがａ、
ｂによって選択され、ＮＡ５がＩＮＴＣＨＫによって
選択されるものとする。また、Ｐは本発明のポイントで
ある２ビツトの優先順位設定部（優先チエツクフィール
ドとも言う）で、例えば各ビットの組み合わせに応じて
皮表２に示す優先度（Ｃ−Ｂ−Ａ）をＩＮＴＣＨＫ、ａ
、ｂに与える。
表２
なお、ａ、ｂの成立（“１”）、不成立（“０”）の組
み合わせとＮＡＩ〜ＮＡ４の関係を皮表３に示す。この
関係は従来例と同様である。
み合わせとＮＡＩ〜ＮＡ４の関係を皮表３に示す。この
関係は従来例と同様である。
表３
次に、第２図に示すようなマイクロ命令セットを例にし
て本実施例の作用を説明する。このマイクロ命令セット
は、０番地（２進数表現でｏｏｏ。
て本実施例の作用を説明する。このマイクロ命令セット
は、０番地（２進数表現でｏｏｏ。
番地）から１５番地（２進数表現で１１１１番地）まで
の１６個のマイクロ命令からなり、例えば一連のストリ
ング命令を実行する。なお、各命令のＮＡ１〜ＮＡ５の
なかで、下線を引いたものは、その命令中のＰ、ｒＮＴ
ｃＨＫ、ａ、ｂに従って選択された１つの分岐先アドレ
ス（次マイクロアドレスとなる）を示している。マイク
ロ命令の実行順序は、０番地（００００）→１１番地Ｏ
ＯＯ１）−２番地（ＯＯＩ Ｏ）番地−３番地（００１
１）→４４番地０１００）−５番地（０１０１）→１２
１２番地１００）−８番地（１０００）−９番地（１０
０１）→１０番地（１０１１）→１４１４番地１１０）
となる。なお、この例では、５番地の命令を実行する際
に外部割込が発生した場合を想定する。
の１６個のマイクロ命令からなり、例えば一連のストリ
ング命令を実行する。なお、各命令のＮＡ１〜ＮＡ５の
なかで、下線を引いたものは、その命令中のＰ、ｒＮＴ
ｃＨＫ、ａ、ｂに従って選択された１つの分岐先アドレ
ス（次マイクロアドレスとなる）を示している。マイク
ロ命令の実行順序は、０番地（００００）→１１番地Ｏ
ＯＯ１）−２番地（ＯＯＩ Ｏ）番地−３番地（００１
１）→４４番地０１００）−５番地（０１０１）→１２
１２番地１００）−８番地（１０００）−９番地（１０
０１）→１０番地（１０１１）→１４１４番地１１０）
となる。なお、この例では、５番地の命令を実行する際
に外部割込が発生した場合を想定する。
第３図は上記実行順序における処理の流れを示すフロー
チャートで、図中枠内の○付数字は、以下に示す各処理
内容の番号である。
チャートで、図中枠内の○付数字は、以下に示す各処理
内容の番号である。
すなわち、
■Ｓ ＳＲＣ側ストリングの先頭アドレス計算および送
出のステップ、 ■：ｄｅｓｔ側ストリンダストリングレス計算、送出お
よび転送データ数更新（−１）のステ、。
出のステップ、 ■：ｄｅｓｔ側ストリンダストリングレス計算、送出お
よび転送データ数更新（−１）のステ、。
プ、
■： ＳＲＣ側ストリング（１ワード目）の読み込み、
ｄｅｓ を側ストリング（ｌワード目〉への書き込み、
ＳＲＣ側２ワード目の先頭アドレス計算、送出および転
送データ数チエツク（ゼロのとき分岐成立）のステップ
、 ■：ｄｅｓｔ側ストリンダストリング目）のアドレス計
算のステップ、 ■：ｄｅｓｔ側ストリンダストリング目）のアドレス送
出および転送データ数更新（−１）のステップ、 ■ｅ ＳＲＣ側ストリング（２ワード目）の読み込み、
ｄｅｓ を側ストリング（２ワード目）への書き込み、
ＳＲＣ側３ワード目の先頭アドレス計算、送出および転
送データ数チエツク（＞Ｏ）：分岐条件ａ、ｂ不成立、
のステップ、なお、このステップにおいて外部割込が発
生した場合を想定する。
ｄｅｓ を側ストリング（ｌワード目〉への書き込み、
ＳＲＣ側２ワード目の先頭アドレス計算、送出および転
送データ数チエツク（ゼロのとき分岐成立）のステップ
、 ■：ｄｅｓｔ側ストリンダストリング目）のアドレス計
算のステップ、 ■：ｄｅｓｔ側ストリンダストリング目）のアドレス送
出および転送データ数更新（−１）のステップ、 ■ｅ ＳＲＣ側ストリング（２ワード目）の読み込み、
ｄｅｓ を側ストリング（２ワード目）への書き込み、
ＳＲＣ側３ワード目の先頭アドレス計算、送出および転
送データ数チエツク（＞Ｏ）：分岐条件ａ、ｂ不成立、
のステップ、なお、このステップにおいて外部割込が発
生した場合を想定する。
■：郊外部り込み発生時の補正処理を行うステップで、
ｄｅｓ を側３ワード目の先頭アドレスの計算、格納を
行いストリング命令を中断する、■：郊外部り込みハン
ドラを起動するステップ、■：郊外部り込みハンドラを
終了するステップで、ストリング命令が再び起動される
。このときのストリング命令は、パラメータ等が更新さ
れているため、元の３ワード目から再実行される。
ｄｅｓ を側３ワード目の先頭アドレスの計算、格納を
行いストリング命令を中断する、■：郊外部り込みハン
ドラを起動するステップ、■：郊外部り込みハンドラを
終了するステップで、ストリング命令が再び起動される
。このときのストリング命令は、パラメータ等が更新さ
れているため、元の３ワード目から再実行される。
＠ｎ５ＲＣ側ストリングの先頭アドレス計算および送出
（元のＳＲＣの３ワード目に相当）のステップ、 ■：ｄｅｓｔ側ストリンダストリングレス計算、送出（
元のｄｅｓ ｔの３ワード目に相当）および転送データ
数更新（−１）のステップ、 ＠：ＳＲＣ側ストリング（１ワード目、元の３ワード目
）の読み込み、ｄｅｓ を側ストリング（１ワード目、
元の３ワード目）への書き出し、ＳＲＣ側２ワード目の
アドレス計算、送出（レジスタ格納）、転送データ数チ
エツク（−Ｏ）：終了条件（分岐条件ｂ）成立、のステ
ップ。なお、このときに外部割込が発生したとすると、
この１０１０番地の命令のＰ（優先チエツクフィールド
）は“ｌビなので、外部割込よりも分岐条件すの方が優
先順位が高く、したがって、外部割込処理をキャンセル
して、分岐条件す成立時の処理（ＮＡ２選択）を行う。
（元のＳＲＣの３ワード目に相当）のステップ、 ■：ｄｅｓｔ側ストリンダストリングレス計算、送出（
元のｄｅｓ ｔの３ワード目に相当）および転送データ
数更新（−１）のステップ、 ＠：ＳＲＣ側ストリング（１ワード目、元の３ワード目
）の読み込み、ｄｅｓ を側ストリング（１ワード目、
元の３ワード目）への書き出し、ＳＲＣ側２ワード目の
アドレス計算、送出（レジスタ格納）、転送データ数チ
エツク（−Ｏ）：終了条件（分岐条件ｂ）成立、のステ
ップ。なお、このときに外部割込が発生したとすると、
この１０１０番地の命令のＰ（優先チエツクフィールド
）は“ｌビなので、外部割込よりも分岐条件すの方が優
先順位が高く、したがって、外部割込処理をキャンセル
して、分岐条件す成立時の処理（ＮＡ２選択）を行う。
＠：ｄｅｓＬ側３ワード目のアドレス計算（レジスタ格
納）、終了条件成立でストリング命令の終了を示すフラ
グをＣＴＬにセットし、一連のストリング命令を完了す
るステップ。
納）、終了条件成立でストリング命令の終了を示すフラ
グをＣＴＬにセットし、一連のストリング命令を完了す
るステップ。
なお、ステップ■を終了後の戻り先マイクロアドレスを
説明の都合上、便宜的に“１０００″とした。実際には
、命令列をデコードしてその命令がストリング命令と判
定されると、ストリング命令の先”ＪＲマイクロアドレ
ス（エントリアドレス：００００）が送出されるため、
戻り先マイクロアドレスはエントリアドレス：“ｏｏｏ
ｏ”となる。
説明の都合上、便宜的に“１０００″とした。実際には
、命令列をデコードしてその命令がストリング命令と判
定されると、ストリング命令の先”ＪＲマイクロアドレ
ス（エントリアドレス：００００）が送出されるため、
戻り先マイクロアドレスはエントリアドレス：“ｏｏｏ
ｏ”となる。
“１０００″番地にした理由は、ＩＮＴＣＨＫ。
ａ、ｂの３つのフィールドが外部要因によってアクティ
ブに変化するため、その様子を第２図上で表現するため
である。ちなみに、第２図に示した各命令のうち、“ｏ
ｏｏｏ”〜“００１０″と“１０００″〜“１０１０”
は同一のものである。
ブに変化するため、その様子を第２図上で表現するため
である。ちなみに、第２図に示した各命令のうち、“ｏ
ｏｏｏ”〜“００１０″と“１０００″〜“１０１０”
は同一のものである。
以上説明したストリング命令の実行動作を、第４図に従
って更に説明すると、上段側（ＳＲＣ側）３つのストリ
ング列（左から順に１ワード目、２ワード目、３ワード
目のストリング列）を下段側（ｄｅｓｔ側）に転送する
動作は次のとおりとなる。
って更に説明すると、上段側（ＳＲＣ側）３つのストリ
ング列（左から順に１ワード目、２ワード目、３ワード
目のストリング列）を下段側（ｄｅｓｔ側）に転送する
動作は次のとおりとなる。
すなわち、
（１）ＳＲＣ側１ワード目のアドレス（１００番地）の
計算、送出、 ・（２）ｄｅｓｔ側１ワード目のアドレス（２００番地
）の計算、送出（レジスタ格納）、転送データの更新（
３−１＝ ２）、 （３）１００番地のメモリリードを行い、そのデータを
２００番地のメモリヘライトする。ＳＲＣ側２ワード目
のアドレス計算（１００＋４＝１０４）送出（レジスタ
格納）、転送データ数のチエツク（２＞０）：分岐不成
立、 （４）ｄｅｓｋ側２ワード目のアドレス計算（２００＋
４＝２０４）、 （５）ｄｅｓｔ側２ワード目のアドレス（２０４番地）
送出、転送データ数の更新（２−１＝１）、（６）並里
剋込発生 １０４番地のメモリリードを行い、２０４番１臣へメモ
リライトする。ＳＲＣ側３ワード目のアドレス計算（１
０４＋４＝１０８） 、送出（レジスタ格納）、転送デ
ータ数のチエツク（１＞Ｏ）：分岐不成立、 （７）孔望凱込発生隻旦捕里処理 ｄｅｓｔ側３ワード目のアドレス計算（２０４＋４＝２
０８）、送出（レジスタ格納）、ストリング命令の中断
、 （８）割込処理：割込ハンドラ起動、 （９）割込処理終了で再びストリング命令を実行、この
とき、ＳＲＣ側、ｄｅｓ を側の先頭アドレスは、各々
１０８番地、２０８番地となり、更新値で再実行される
。すなわち、パラメータの更新により、新たなストリン
グ命令と認識される。
計算、送出、 ・（２）ｄｅｓｔ側１ワード目のアドレス（２００番地
）の計算、送出（レジスタ格納）、転送データの更新（
３−１＝ ２）、 （３）１００番地のメモリリードを行い、そのデータを
２００番地のメモリヘライトする。ＳＲＣ側２ワード目
のアドレス計算（１００＋４＝１０４）送出（レジスタ
格納）、転送データ数のチエツク（２＞０）：分岐不成
立、 （４）ｄｅｓｋ側２ワード目のアドレス計算（２００＋
４＝２０４）、 （５）ｄｅｓｔ側２ワード目のアドレス（２０４番地）
送出、転送データ数の更新（２−１＝１）、（６）並里
剋込発生 １０４番地のメモリリードを行い、２０４番１臣へメモ
リライトする。ＳＲＣ側３ワード目のアドレス計算（１
０４＋４＝１０８） 、送出（レジスタ格納）、転送デ
ータ数のチエツク（１＞Ｏ）：分岐不成立、 （７）孔望凱込発生隻旦捕里処理 ｄｅｓｔ側３ワード目のアドレス計算（２０４＋４＝２
０８）、送出（レジスタ格納）、ストリング命令の中断
、 （８）割込処理：割込ハンドラ起動、 （９）割込処理終了で再びストリング命令を実行、この
とき、ＳＲＣ側、ｄｅｓ を側の先頭アドレスは、各々
１０８番地、２０８番地となり、更新値で再実行される
。すなわち、パラメータの更新により、新たなストリン
グ命令と認識される。
（１０）ＳＲＣ側の１ワード目（元の３ワード目：１０
８番地）のアドレス計算、送出、 （１１） ｄｅｓｔ側の１ワード目（元の３ワード目：
２０８番地）のアドレス計算、送出、転送データ数の更
新（１−１＝Ｏ）、 （１２）姓並凱込見生 １０８番地のメモリリードを行い、そのデータを２０８
番地へメモリライトする。ＳＲＣ側４ワード目のアドレ
ス計算（１０Ｂ＋４＝１１Ｇ）、送出（レジスタ格納）
、転送データ数のチエツク（＝０１’ （’、
） 〜、この場合、〔外部割込〕と〔終了条件
成立〕の２つのイベントが同時発生するが、優先チエツ
クビット（Ｐ）が“１１”であるために、外部割込はキ
ャンセルされる。すなわち、終了条件成立時は外部割込
を受は付けない。したがって、終了条件成立に伴い、レ
ジスタの補正処理、終了フラグのセットなどを行って一
連のストリング命令を完了する。
８番地）のアドレス計算、送出、 （１１） ｄｅｓｔ側の１ワード目（元の３ワード目：
２０８番地）のアドレス計算、送出、転送データ数の更
新（１−１＝Ｏ）、 （１２）姓並凱込見生 １０８番地のメモリリードを行い、そのデータを２０８
番地へメモリライトする。ＳＲＣ側４ワード目のアドレ
ス計算（１０Ｂ＋４＝１１Ｇ）、送出（レジスタ格納）
、転送データ数のチエツク（＝０１’ （’、
） 〜、この場合、〔外部割込〕と〔終了条件
成立〕の２つのイベントが同時発生するが、優先チエツ
クビット（Ｐ）が“１１”であるために、外部割込はキ
ャンセルされる。すなわち、終了条件成立時は外部割込
を受は付けない。したがって、終了条件成立に伴い、レ
ジスタの補正処理、終了フラグのセットなどを行って一
連のストリング命令を完了する。
このように、本実施例では、１つの命令中に、２ビツト
の優先チエツクフィールド（Ｐ）を設け、このフィール
ドの値（１〜３）によってＩＮＴＣＨＫ、ａ、ｂに優先
順位（ｌ：順位Ｃ−２＝順位Ｂ→３：順位Ａ）を与える
ようにしたので、４つの分岐先アドレス（ＮＡＩ〜ＮＡ
４）に１つの分岐先アドレス（ＮＡ５）を加え、このＮ
Ａ５を割込発生時の分岐先アドレスとして使用すること
ができる。したがって、割込用の分岐条件フィールドを
備えた場合でも、分岐先アドレスフィールドの増加数を
ＮＡ５の１つに抑えることができ、命令長をコンパクト
にすることができる。
の優先チエツクフィールド（Ｐ）を設け、このフィール
ドの値（１〜３）によってＩＮＴＣＨＫ、ａ、ｂに優先
順位（ｌ：順位Ｃ−２＝順位Ｂ→３：順位Ａ）を与える
ようにしたので、４つの分岐先アドレス（ＮＡＩ〜ＮＡ
４）に１つの分岐先アドレス（ＮＡ５）を加え、このＮ
Ａ５を割込発生時の分岐先アドレスとして使用すること
ができる。したがって、割込用の分岐条件フィールドを
備えた場合でも、分岐先アドレスフィールドの増加数を
ＮＡ５の１つに抑えることができ、命令長をコンパクト
にすることができる。
本発明によれば、命令長をそれ程増大することなく、割
込用の分岐条件を追加することができる。
込用の分岐条件を追加することができる。
第１〜４図は本発明に係るマイクロプログラム制御方法
の一実施例を示す図であり、 第１図はその命令語構成を示す図、 第２図はそのマイクロ動作を説明するための命令セット
の一例を示す図、 第３図はそのマイクロ動作のフローチャート、第４図は
そのマイクロ動作を具体的に示す図、第５．６図は従来
例を示す図であり、 第５図はその命令語の構成図、 第６図はその命令セットの一例を示す図である。 Ｐ・・・・・・優先順位設定部、 ＮＡＩ〜ＮＡ５・・・・・・分岐先アドレス（複数の分
岐先アドレス）。 従来例の命令語の構成国 第５図 従来例の命令セットの一例を示す図 第６図
の一実施例を示す図であり、 第１図はその命令語構成を示す図、 第２図はそのマイクロ動作を説明するための命令セット
の一例を示す図、 第３図はそのマイクロ動作のフローチャート、第４図は
そのマイクロ動作を具体的に示す図、第５．６図は従来
例を示す図であり、 第５図はその命令語の構成図、 第６図はその命令セットの一例を示す図である。 Ｐ・・・・・・優先順位設定部、 ＮＡＩ〜ＮＡ５・・・・・・分岐先アドレス（複数の分
岐先アドレス）。 従来例の命令語の構成国 第５図 従来例の命令セットの一例を示す図 第６図
Claims (1)
- いくつかの分岐条件の成立／不成立に従って選択される
複数の分岐先アドレスを１つのマイクロ命令に含むマイ
クロプログラム制御方法において、前記いくつかの分岐
条件に予め優先順位を付与することを特徴とするマイク
ロプログラム制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202999A JP2559494B2 (ja) | 1989-08-04 | 1989-08-04 | マイクロプログラム制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202999A JP2559494B2 (ja) | 1989-08-04 | 1989-08-04 | マイクロプログラム制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0367332A true JPH0367332A (ja) | 1991-03-22 |
| JP2559494B2 JP2559494B2 (ja) | 1996-12-04 |
Family
ID=16466655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1202999A Expired - Lifetime JP2559494B2 (ja) | 1989-08-04 | 1989-08-04 | マイクロプログラム制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2559494B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5996070A (en) * | 1996-07-30 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor capable of executing condition execution instructions using encoded condition execution field in the instructions |
| JP2011096750A (ja) * | 2009-10-28 | 2011-05-12 | Shizuki Electric Co Inc | コンデンサ |
| CN104854671A (zh) * | 2012-12-10 | 2015-08-19 | 松下知识产权经营株式会社 | 壳体模制型电容器及其制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61122753A (ja) * | 1984-11-20 | 1986-06-10 | Mitsubishi Electric Corp | マイクロプログラム制御装置 |
-
1989
- 1989-08-04 JP JP1202999A patent/JP2559494B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61122753A (ja) * | 1984-11-20 | 1986-06-10 | Mitsubishi Electric Corp | マイクロプログラム制御装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5996070A (en) * | 1996-07-30 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor capable of executing condition execution instructions using encoded condition execution field in the instructions |
| JP2011096750A (ja) * | 2009-10-28 | 2011-05-12 | Shizuki Electric Co Inc | コンデンサ |
| CN104854671A (zh) * | 2012-12-10 | 2015-08-19 | 松下知识产权经营株式会社 | 壳体模制型电容器及其制造方法 |
| US9824823B2 (en) | 2012-12-10 | 2017-11-21 | Panasonic Intellectual Property Management Co., Ltd. | Case-mold-type capacitor and method for producing same |
| US10079098B2 (en) | 2012-12-10 | 2018-09-18 | Panasonic Intellectual Property Management Co., Ltd. | Case-mold-type capacitor and method for producing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2559494B2 (ja) | 1996-12-04 |
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