JPH0136137B2 - - Google Patents
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- JPH0136137B2 JPH0136137B2 JP58004764A JP476483A JPH0136137B2 JP H0136137 B2 JPH0136137 B2 JP H0136137B2 JP 58004764 A JP58004764 A JP 58004764A JP 476483 A JP476483 A JP 476483A JP H0136137 B2 JPH0136137 B2 JP H0136137B2
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- circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は記憶装置に関し、特にその誤り訂正方
式に関する。
式に関する。
（従来技術）
従来の情報処理装置ではハミングコードなどの
誤り訂正符号を用い、RAMまたはROMのよう
なランダムアクセス形メモリから読出された１ワ
ードのデータの誤りを訂正するためには、誤り訂
正機能を有する記憶装置が使用され、これは第１
図に示すような構成である。
誤り訂正符号を用い、RAMまたはROMのよう
なランダムアクセス形メモリから読出された１ワ
ードのデータの誤りを訂正するためには、誤り訂
正機能を有する記憶装置が使用され、これは第１
図に示すような構成である。
第１図において、記憶装置の一例はアドレスレ
ジスタ１と、RAMまたはROM２と、セレクタ
３と、データレジスタ４と、誤り訂正回路５とを
具備したものである。
ジスタ１と、RAMまたはROM２と、セレクタ
３と、データレジスタ４と、誤り訂正回路５とを
具備したものである。
第１図において、アドレスレジスタ１とデータ
レジスタ４とはそれぞれクロツク信号に同期して
動作しており、第１のアドレスレジスタ１の内容
を番地とする１ワードのデータがRAMまたは
ROM２から読出され、セルクタ３を通つてデー
タレジスタ４にセツトされる。
レジスタ４とはそれぞれクロツク信号に同期して
動作しており、第１のアドレスレジスタ１の内容
を番地とする１ワードのデータがRAMまたは
ROM２から読出され、セルクタ３を通つてデー
タレジスタ４にセツトされる。
データレジスタ４の出力は、そのデータを必要
とする他の装置へ転送されるが、これと同時に誤
り訂正回路５にも加えられる。
とする他の装置へ転送されるが、これと同時に誤
り訂正回路５にも加えられる。
もしデータレジスタ４の内容に誤りがあれば、
誤りが検出され、正しく訂正されてからセレクタ
３に戻されている。また、出力信号線１０４上の
データに誤りがあるか否かを他の装置へ知らせる
ため、信号線１０５が備えてある。
誤りが検出され、正しく訂正されてからセレクタ
３に戻されている。また、出力信号線１０４上の
データに誤りがあるか否かを他の装置へ知らせる
ため、信号線１０５が備えてある。
次に第１図の回路の動作の一例を第２図のタイ
ミングチヤートにより詳しく説明する。
ミングチヤートにより詳しく説明する。
アドレスレジスタ１からの出力信号線１０１上
の信号の状態がクロツクタイミングt1において
200番地を示している。RAMまたはROM２のア
ドレス200番地から１ワードのデータが信号線１
０４上にデータ２０４として読出され、セレクタ
３を通り、次のクロツクタイミングt2においてデ
ータレジスタ４にセツトされる。
の信号の状態がクロツクタイミングt1において
200番地を示している。RAMまたはROM２のア
ドレス200番地から１ワードのデータが信号線１
０４上にデータ２０４として読出され、セレクタ
３を通り、次のクロツクタイミングt2においてデ
ータレジスタ４にセツトされる。
クロツクタイミングt2においては、データレジ
スタ４にセツトされているデータに誤りが含まれ
ていないか否かを誤り訂正回路５により検出す
る。誤りが存在しなかつた場合には、出力信号線
１０５の上の信号の状態は論理値０になり、出力
信号線１０４上の信号を受けとる装置はデータ２
０４が有効であると認識する。
スタ４にセツトされているデータに誤りが含まれ
ていないか否かを誤り訂正回路５により検出す
る。誤りが存在しなかつた場合には、出力信号線
１０５の上の信号の状態は論理値０になり、出力
信号線１０４上の信号を受けとる装置はデータ２
０４が有効であると認識する。
このクロツクタイミングt2においては、アドレ
スレジスタ１からの出力信号線１０１上のデータ
が201番地のアドレスを指示する。
スレジスタ１からの出力信号線１０１上のデータ
が201番地のアドレスを指示する。
201番地に記憶されているデータ２０５は上記
と同様にして、クロツクタイミングt3の期間にデ
ータレジスタ４へセツトされる。このとき、誤り
訂正回路５により誤りが検出されたものとすれ
ば、出力信号線１０５上の信号の状態は論理値１
になり、出力信号線１０４上のデータ２０５が誤
りであり、無効なことを他の装置が知る。
と同様にして、クロツクタイミングt3の期間にデ
ータレジスタ４へセツトされる。このとき、誤り
訂正回路５により誤りが検出されたものとすれ
ば、出力信号線１０５上の信号の状態は論理値１
になり、出力信号線１０４上のデータ２０５が誤
りであり、無効なことを他の装置が知る。
誤り訂正回路５はデータ２０５を正しく訂正し
てデータ２０６とし、セレクタ３を信号線１０６
の側に向ける。そこで、クロツクタイミングt4に
おいて正しいデータ２０６がデータレジスタ４に
セツトされる。クロツクタイミングt4ではデータ
レジスタ４にセツトされているデータは正しくな
つているので、出力信号線１０５上の信号の状態
は論理値０になる。
てデータ２０６とし、セレクタ３を信号線１０６
の側に向ける。そこで、クロツクタイミングt4に
おいて正しいデータ２０６がデータレジスタ４に
セツトされる。クロツクタイミングt4ではデータ
レジスタ４にセツトされているデータは正しくな
つているので、出力信号線１０５上の信号の状態
は論理値０になる。
なお、クロツクタイミングt3からクロツクタイ
ミングt4に移るとき、アドレスレジスタ１の内容
が変化しないように保持する。以後、クロツクタ
イミングt4、t5ではデータレジスタ４にセツトさ
れているデータが正しいので、クロツクタイミン
グt1、t2におけるのと同様な動作をする。ところ
が、この方式では誤り訂正回路５により誤りを検
出するさいに、１ワード以内のECC部の誤りが
あつても、他の情報ビツトの誤りと同様に取扱つ
て訂正を行なつてしまう。このため、ECC部に
ワード方向の故障が存在するような場合には、デ
ータを読出すさいに第２図のクロツクタイミング
t3のような訂正サイクルが入り、クロツクタイミ
ングt3とt4とを交互に繰返すことになるため、実
際に有効な動作をしているのは全体の半分の時間
しか存在しないと云う欠点があつた。
ミングt4に移るとき、アドレスレジスタ１の内容
が変化しないように保持する。以後、クロツクタ
イミングt4、t5ではデータレジスタ４にセツトさ
れているデータが正しいので、クロツクタイミン
グt1、t2におけるのと同様な動作をする。ところ
が、この方式では誤り訂正回路５により誤りを検
出するさいに、１ワード以内のECC部の誤りが
あつても、他の情報ビツトの誤りと同様に取扱つ
て訂正を行なつてしまう。このため、ECC部に
ワード方向の故障が存在するような場合には、デ
ータを読出すさいに第２図のクロツクタイミング
t3のような訂正サイクルが入り、クロツクタイミ
ングt3とt4とを交互に繰返すことになるため、実
際に有効な動作をしているのは全体の半分の時間
しか存在しないと云う欠点があつた。
（発明の目的）
本発明の目的は、１ワード内にデータ部と
ECC部とを有するランダムアクセス形のRAMま
たはROMにおいて、誤りの存在したビツトがデ
ータ部にあるか、あるいは誤り訂正のために付加
したECC部にあるかの判定を行なうため、パリ
テイチエツク回路と、シンドロームデコーダと、
判定論理回路とを備え、さらにデータ部に誤りが
存在する場合に限つて誤りの訂正を行なうように
データ部誤り訂正回路を設けることにより上記欠
点を解決し、アクセス性能の低下を抑圧するよう
に構成した誤り訂正回路を備えた記憶装置を提供
することにある。
ECC部とを有するランダムアクセス形のRAMま
たはROMにおいて、誤りの存在したビツトがデ
ータ部にあるか、あるいは誤り訂正のために付加
したECC部にあるかの判定を行なうため、パリ
テイチエツク回路と、シンドロームデコーダと、
判定論理回路とを備え、さらにデータ部に誤りが
存在する場合に限つて誤りの訂正を行なうように
データ部誤り訂正回路を設けることにより上記欠
点を解決し、アクセス性能の低下を抑圧するよう
に構成した誤り訂正回路を備えた記憶装置を提供
することにある。
（発明の構成）
本発明による記憶装置はRAM／ROMと、レ
ジスタと、誤り訂正回路とを少なくとも具備し、
誤り訂正回路はパリテイチエツク回路と、シンド
ロームデコーダと、判定論理回路と、データ部誤
り訂正回路とから成立つものである。
ジスタと、誤り訂正回路とを少なくとも具備し、
誤り訂正回路はパリテイチエツク回路と、シンド
ロームデコーダと、判定論理回路と、データ部誤
り訂正回路とから成立つものである。
RAM／ROMは１ワード内にECC部とデータ
部とを有する情報を記憶するためのランダムアク
セス形のメモリである。
部とを有する情報を記憶するためのランダムアク
セス形のメモリである。
レジスタはRAM／ROMから読出した情報を
保持するための回路である。
保持するための回路である。
誤り訂正回路は、レジスタに保持された内容に
誤りが存在する場合に、この誤りを検出して訂正
するための回路である。
誤りが存在する場合に、この誤りを検出して訂正
するための回路である。
誤り訂正回路を構成するためのパリテイチエツ
ク回路は、データ部とECC部のパリテイチエツ
クを行なうための回路である。シンドロームデコ
ーダはパリテイチエツク回路の出力を受け、パリ
テイエラー信号の組合せから誤りの生じているビ
ツトの指示信号を出力するための回路である。
ク回路は、データ部とECC部のパリテイチエツ
クを行なうための回路である。シンドロームデコ
ーダはパリテイチエツク回路の出力を受け、パリ
テイエラー信号の組合せから誤りの生じているビ
ツトの指示信号を出力するための回路である。
判定論理回路はシンドロームデコーダの出力を
もとにして誤りの存在をチエツクし、誤りが
ECC部に存在するか、あるいはデータ部に存在
するかを判定して、データ部の誤りのみを訂正さ
せるよう指示するための回路である。
もとにして誤りの存在をチエツクし、誤りが
ECC部に存在するか、あるいはデータ部に存在
するかを判定して、データ部の誤りのみを訂正さ
せるよう指示するための回路である。
データ部誤り訂正回路はデータ部に誤りがある
場合にこれを訂正し、レジスタに戻すための回路
である。
場合にこれを訂正し、レジスタに戻すための回路
である。
（実施例）
次に、本発明について図面を参照しながら詳細
に説明する。
に説明する。
第３図に本発明による記憶装置の一実施例を示
す。
す。
第３図は情報処理システムの制御記憶装置の一
例を示すものであり、第１〜第３のレジスタ６，
９，１５と、第１〜第５のセレクタ７，１０，１
３，１４，１８と、レジスタ群８と、加算器１１
と、RAM／ROM１２と、誤り訂正回路１６と、
フリツプフロツプ群１７とを具備したものであ
る。
例を示すものであり、第１〜第３のレジスタ６，
９，１５と、第１〜第５のセレクタ７，１０，１
３，１４，１８と、レジスタ群８と、加算器１１
と、RAM／ROM１２と、誤り訂正回路１６と、
フリツプフロツプ群１７とを具備したものであ
る。
第３図にしたがい、上記記憶装置の動作を以下
に説明する。
に説明する。
第３図において、RAM／ROM１２にはマイ
クロ命令が記憶されている。
クロ命令が記憶されている。
第２のセレクタ１０の出力により、RAM／
ROM１２の該当するアドレスにおける最下位ビ
ツト（LSB）を除く全ビツトがアクセスされる。
最下位ビツトの値が０（データ信号線１１６上に
表われる値）であるか、あるいは１（データ信号
線１１７上に表われる値）であるかは、第５のセ
レクタ１８の出力に応じて第３のセレクタ１３に
より選択されるように構成してある。
ROM１２の該当するアドレスにおける最下位ビ
ツト（LSB）を除く全ビツトがアクセスされる。
最下位ビツトの値が０（データ信号線１１６上に
表われる値）であるか、あるいは１（データ信号
線１１７上に表われる値）であるかは、第５のセ
レクタ１８の出力に応じて第３のセレクタ１３に
より選択されるように構成してある。
選択された１ワードのマイクロ命令は第４のセ
レクタ１４を介して第３のレジスタ１５に読出さ
れる。このマイクロ命令は、第４図に示すような
第１〜第５のフイールド１９〜２３から構成され
ている。
レクタ１４を介して第３のレジスタ１５に読出さ
れる。このマイクロ命令は、第４図に示すような
第１〜第５のフイールド１９〜２３から構成され
ている。
第１のフイールド１９はデータパスを制御する
ためのフイールドである。例えば、第６図はデー
タパスの一例を示す図であり、第４および第５の
レジスタ２４，２５と、演算論理ユニツト
（ALU）２６とから成立つ。
ためのフイールドである。例えば、第６図はデー
タパスの一例を示す図であり、第４および第５の
レジスタ２４，２５と、演算論理ユニツト
（ALU）２６とから成立つ。
第１のフイールド１９は、第４および第５のレ
ジスタ２４，２５に対する書込み信号と、演算論
理ユニツト２６に対する演算モード信号とを制御
し、次の演算を行なわせるものである。
ジスタ２４，２５に対する書込み信号と、演算論
理ユニツト２６に対する演算モード信号とを制御
し、次の演算を行なわせるものである。
すなわち、
（第４のレジスタ２４）＋（第５のレジスタ２
５）→（第４のレジスタ２４） （第４のレジスタ２４）−（第５のレジスタ２
５）→（第５のレジスタ２５） である。
５）→（第４のレジスタ２４） （第４のレジスタ２４）−（第５のレジスタ２
５）→（第５のレジスタ２５） である。
第２のフイールド２０はRAM／ROM１２の
動作シーケンスを制御する命令を表わすためのフ
イールドである。
動作シーケンスを制御する命令を表わすためのフ
イールドである。
第３のフイールド２１は第２のフイールド２０
が第５図に示すようなTEST命令のとき、読出す
ビツトを選択するためのものである。
が第５図に示すようなTEST命令のとき、読出す
ビツトを選択するためのものである。
第４のフイールド２２はブランチ先アドレスや
演算定数などを設定するためのフイールドであ
る。第４のフイールド２３は冗長フイールドであ
り、冗長フイールドはマイクロ命令の１ワード内
の誤りを検出して訂正するためのフイールドであ
る。レジスタ群８はアドレスの後入れ先出しスタ
ツクであり、サブルーチンを呼出す場合の戻り番
地を保存しておくために使われる。
演算定数などを設定するためのフイールドであ
る。第４のフイールド２３は冗長フイールドであ
り、冗長フイールドはマイクロ命令の１ワード内
の誤りを検出して訂正するためのフイールドであ
る。レジスタ群８はアドレスの後入れ先出しスタ
ツクであり、サブルーチンを呼出す場合の戻り番
地を保存しておくために使われる。
このレジスタ群８にアドレスを収容したときに
は、スタツクポインタとなる第１のレジスタ６の
内容は１だけ増分され、読出された後では１だけ
減分される。
は、スタツクポインタとなる第１のレジスタ６の
内容は１だけ増分され、読出された後では１だけ
減分される。
第３のレジスタ１５にセツトされているデータ
の第２のフイールド２０がINCSR命令のときに
は、第１のセレクタ７は信号線１０８を選択し
CALL命令のときには信号線１１０を選択してレ
ジスタ群８にセツトするアドレスを切換えてい
る。
の第２のフイールド２０がINCSR命令のときに
は、第１のセレクタ７は信号線１０８を選択し
CALL命令のときには信号線１１０を選択してレ
ジスタ群８にセツトするアドレスを切換えてい
る。
第２のレジスタ９は常に現在実行中のマイクロ
命令の次の番地を保持しているレジスタであり、
その内容は加算器１１によつて増分される。した
がつて、第２のレジスタ９はマイクロプログラム
カウンタと呼ばれている。
命令の次の番地を保持しているレジスタであり、
その内容は加算器１１によつて増分される。した
がつて、第２のレジスタ９はマイクロプログラム
カウンタと呼ばれている。
第２のセレクタ１０はRAM／ROM１２のア
ドレスを選択するためのセレクタであり、複数の
信号線１１１，１１３，１１４のうち、いずれを
選ぶかは第３のレジスタ１５にセツトされた第２
のフイールド２０により決定される。
ドレスを選択するためのセレクタであり、複数の
信号線１１１，１１３，１１４のうち、いずれを
選ぶかは第３のレジスタ１５にセツトされた第２
のフイールド２０により決定される。
第２のフイールド２０の内容が命令の命令部を
表わすものであることは第５図から明らかであ
る。第３のセレクタ１３は条件付き分岐を行なわ
せるためのセレクタであり、第３のレジスタ１５
にセツトされている第２のフイールド２０が
TEST命令のとき、第３のフイールド２１により
選択されたフリツプフロツプ群１７のビツトの状
態が０であるか、あるいは１であるかによつて、
隣合つた偶数アドレスか、あるいは奇数アドレス
かのいずれかに分岐する。
表わすものであることは第５図から明らかであ
る。第３のセレクタ１３は条件付き分岐を行なわ
せるためのセレクタであり、第３のレジスタ１５
にセツトされている第２のフイールド２０が
TEST命令のとき、第３のフイールド２１により
選択されたフリツプフロツプ群１７のビツトの状
態が０であるか、あるいは１であるかによつて、
隣合つた偶数アドレスか、あるいは奇数アドレス
かのいずれかに分岐する。
これによつて、次のサイクルに実行する命令の
番地が指定される。
番地が指定される。
第４のセレクタ１４はRAM／ROM１２から
送出された命令コードか、あるいは誤り訂正回路
１６により訂正されたコードかのいずれかを第３
のレジスタ１５にセツトするように選択する。
送出された命令コードか、あるいは誤り訂正回路
１６により訂正されたコードかのいずれかを第３
のレジスタ１５にセツトするように選択する。
第３のレジスタ１５は現在実行中のマイクロ命
令を保持するためのレジスタである。
令を保持するためのレジスタである。
誤り訂正回路１６は誤りを訂正するための回路
であり、第３のレジスタ１５のECC部以外のフ
イールド、すなわち第１〜第４のフイールド１９
〜２２に誤りがあつたことを検出した場合には、
第３のレジスタ１５の内容が無効であることを信
号線１２２に使つて示している。
であり、第３のレジスタ１５のECC部以外のフ
イールド、すなわち第１〜第４のフイールド１９
〜２２に誤りがあつたことを検出した場合には、
第３のレジスタ１５の内容が無効であることを信
号線１２２に使つて示している。
信号線１２２上の信号により、第１のレジスタ
６と、レジスタ群８と、第２のレジスタ９と、第
４のレジスタ２４と、第５のレジスタ２５とは内
容を保持している。
６と、レジスタ群８と、第２のレジスタ９と、第
４のレジスタ２４と、第５のレジスタ２５とは内
容を保持している。
この場合、正しく訂正されたデータは第４のセ
レクタ１４に戻され、第３のレジスタ１５にセツ
トされる。また、誤りが存在しないか、あるいは
誤りが存在してもECC部の第５のフイールド２
３に誤りが存在するような場合には、上記のよう
な誤り訂正動作は行なわない。
レクタ１４に戻され、第３のレジスタ１５にセツ
トされる。また、誤りが存在しないか、あるいは
誤りが存在してもECC部の第５のフイールド２
３に誤りが存在するような場合には、上記のよう
な誤り訂正動作は行なわない。
フリツプフロツプ群１７は演算の結果生じたオ
ール０やオーバフローなどの状態を保持するため
のフリツプフロツプの集合体であり、第３のレジ
スタ１５にセツトされている第２のフイールド２
０の内容がTEST命令の場合に限り、第３のフイ
ールド２１によつてフリツプフロツプ群１７のひ
とつのビツトだけが選択され、信号線１２６と、
第５のセレクタ１８と、信号線１２５とを介して
第３のセレクタ１３を切換える。
ール０やオーバフローなどの状態を保持するため
のフリツプフロツプの集合体であり、第３のレジ
スタ１５にセツトされている第２のフイールド２
０の内容がTEST命令の場合に限り、第３のフイ
ールド２１によつてフリツプフロツプ群１７のひ
とつのビツトだけが選択され、信号線１２６と、
第５のセレクタ１８と、信号線１２５とを介して
第３のセレクタ１３を切換える。
その結果、信号線１２５上の信号の状態が０で
あるならば、偶数アドレス側の信号線１１６を選
択し、１であるならば奇数アドレス側の信号線１
１７を選択して条件付き分岐をする。
あるならば、偶数アドレス側の信号線１１６を選
択し、１であるならば奇数アドレス側の信号線１
１７を選択して条件付き分岐をする。
第２のフイールド２０がTEST命令ではない場
合には、第５のセレクタ１８は信号線１２４の側
を選択し、第２のセレクタ１０の最下位ビツトに
よりRAM／ROM１２の最下位アドレスを決定
することになる。
合には、第５のセレクタ１８は信号線１２４の側
を選択し、第２のセレクタ１０の最下位ビツトに
よりRAM／ROM１２の最下位アドレスを決定
することになる。
第８図と第９図とは、上記回路部分の動作を説
明するための図であり、マイクロプログラムとそ
の実行タイミングチヤートとを解析的に示した図
である。
明するための図であり、マイクロプログラムとそ
の実行タイミングチヤートとを解析的に示した図
である。
いま、第９図に示すようにマイクロ命令は
RAM／ROM１２に記憶されているものとする。
RAM／ROM１２に記憶されているものとする。
最初に000番地の命令を実行するものとすれば、
INCSRが実行され、第５図から明らかなように
第２のセレクタ１０は信号線１１３を選択し、第
１のセレクタ７は信号線１０８を選択し、第４の
フイールド２２の内容“001”がレジスタ群８に
格納され、第１のレジスタ６の内容は“001”と
なつて次の001番地へ進む。
INCSRが実行され、第５図から明らかなように
第２のセレクタ１０は信号線１１３を選択し、第
１のセレクタ７は信号線１０８を選択し、第４の
フイールド２２の内容“001”がレジスタ群８に
格納され、第１のレジスタ６の内容は“001”と
なつて次の001番地へ進む。
001番地はTEST命令であり、第３のフイール
ド２１により選択されたフリツプフロツプ群１７
のなかの特定ビツトが０であるとすれば、第３の
セレクタ１３は信号線１１６を選択し、最下位ビ
ツトの値は０である。
ド２１により選択されたフリツプフロツプ群１７
のなかの特定ビツトが０であるとすれば、第３の
セレクタ１３は信号線１１６を選択し、最下位ビ
ツトの値は０である。
また、第２のセレクタ１０は第４のフイールド
２２に接続された信号線１１４を選択するので、
２＋０→２となり、次のサイクルは002番地へ進
む。002番地はRTN命令を格納しており、レジス
タ群８からはINCSRで始まる“１”が読出され、
第２のセレクタ１０は信号線１１１の側を選択す
る。
２２に接続された信号線１１４を選択するので、
２＋０→２となり、次のサイクルは002番地へ進
む。002番地はRTN命令を格納しており、レジス
タ群８からはINCSRで始まる“１”が読出され、
第２のセレクタ１０は信号線１１１の側を選択す
る。
そこで、次は001番地へ飛ぶ。
001番地は上記と同様なTEST命令であるが、
前回とは異なつてフリツプフロツプ群１７により
選択されたビツトの値が“001”であつたとすれ
ば、002＋001→003となり、次は003番地へ飛ぶ。
003番地にはBRH命令が格納されており、第２の
セレクタ１０は信号線１１４を選択して第４のフ
イールド２２をアクセスする。その結果、次は
006番地に飛ぶ。006番地はCALL命令であり、こ
れは第１のセレクタ７は信号線１１０の側を選択
し、第２のレジスタ９の内容をレジスタ群８に格
納する。これと同時に、第２のセレクタ１０は信
号線１１４の側を選択する。その結果、次は004
番地へ飛ぶ。004番地にはINC命令が格納され、
第２のセレクタ１０が信号線１１３の側を選択す
る。その結果、次は005番地へ進む。005番地には
RTN命令が格納され上記のようにレジスタ群８
に格納されていた007番地へ飛ぶ。007番地には
INC命令が格納され、次は008番地へ飛ぶと云つ
た具合に命令のシーケンスが進んでゆく。
前回とは異なつてフリツプフロツプ群１７により
選択されたビツトの値が“001”であつたとすれ
ば、002＋001→003となり、次は003番地へ飛ぶ。
003番地にはBRH命令が格納されており、第２の
セレクタ１０は信号線１１４を選択して第４のフ
イールド２２をアクセスする。その結果、次は
006番地に飛ぶ。006番地はCALL命令であり、こ
れは第１のセレクタ７は信号線１１０の側を選択
し、第２のレジスタ９の内容をレジスタ群８に格
納する。これと同時に、第２のセレクタ１０は信
号線１１４の側を選択する。その結果、次は004
番地へ飛ぶ。004番地にはINC命令が格納され、
第２のセレクタ１０が信号線１１３の側を選択す
る。その結果、次は005番地へ進む。005番地には
RTN命令が格納され上記のようにレジスタ群８
に格納されていた007番地へ飛ぶ。007番地には
INC命令が格納され、次は008番地へ飛ぶと云つ
た具合に命令のシーケンスが進んでゆく。
この間、第３のレジスタ１５の他のフイールド
によつてデータパスが制御され、各種の演算やデ
ータの転送が行なわれる。
によつてデータパスが制御され、各種の演算やデ
ータの転送が行なわれる。
第１０図は、第３図における誤り訂正回路１６
とその周辺との構成の一実施例を詳細に示した図
である。
とその周辺との構成の一実施例を詳細に示した図
である。
第１０図において、添字ａはデータ部ビツトに
属するもの、添字ｂはECC部ビツトに属するも
のを示している。誤り訂正回路１６において、２
７はパリテイチエツク回路であり、ECC部とデ
ータ部とのパリテイチエツクを行うものである。
２８はシンドロームデコーダであり、パリテイチ
エツク回路２７の出力を信号線１３４を介して受
け、パリテイエラー信号の組合せから誤りの生じ
ているビツトを指示する信号を信号線１３５に出
力するためのデコーダである。
属するもの、添字ｂはECC部ビツトに属するも
のを示している。誤り訂正回路１６において、２
７はパリテイチエツク回路であり、ECC部とデ
ータ部とのパリテイチエツクを行うものである。
２８はシンドロームデコーダであり、パリテイチ
エツク回路２７の出力を信号線１３４を介して受
け、パリテイエラー信号の組合せから誤りの生じ
ているビツトを指示する信号を信号線１３５に出
力するためのデコーダである。
２９はデータ部の誤りを訂正するためのデータ
部誤り訂正回路である。
部誤り訂正回路である。
その出力信号線１２３ａは第４のセレクタ１４
に戻され、訂正セレクタのときに正正しいデータ
が第３のレジスタ１５にセツトされる。
に戻され、訂正セレクタのときに正正しいデータ
が第３のレジスタ１５にセツトされる。
３０はシンドロームデコーダ２８の出力をもと
にして誤りが存在するか否かをチエツクし、誤り
が存在する場合にはデータ部ビツトに存在するも
のであるか、あるいはECC部ビツトに存在する
ものであるかを判定するための判定論理回路であ
る。誤りが存在しないか、あるいは存在していて
もECC部ビツトに限られている場合には信号線
１２０上のデータは有効であり、データ部ビツト
１５ａの内容が誤つている場合には信号線１２０
上の信号が無効であると云う信号を信号線１２２
上に出力する。
にして誤りが存在するか否かをチエツクし、誤り
が存在する場合にはデータ部ビツトに存在するも
のであるか、あるいはECC部ビツトに存在する
ものであるかを判定するための判定論理回路であ
る。誤りが存在しないか、あるいは存在していて
もECC部ビツトに限られている場合には信号線
１２０上のデータは有効であり、データ部ビツト
１５ａの内容が誤つている場合には信号線１２０
上の信号が無効であると云う信号を信号線１２２
上に出力する。
本明細では装置全体の性能を左右する情報処理
装置の制御用記憶装置に対して実施した例を示し
たが、誤り訂正符号を有する他のいかなる記憶装
置にも応用できることは云うまでもない。
装置の制御用記憶装置に対して実施した例を示し
たが、誤り訂正符号を有する他のいかなる記憶装
置にも応用できることは云うまでもない。
（発明の効果）
本発明には以上説明したように、１ワード内に
データ部とECC部とを有するランダムアクセス
形のRAMまたはROMにおいて、誤りの存在し
たビツトがデータ部にあるか、あるいはECC部
にあるかの判定を行なうため、パリテイチエツク
回路と、シンドロームデコーダと、判定論理回路
とを備え、さらにデータ部に誤りが存在する場合
に限つて誤りの訂正を行なうようにデータ部誤り
訂正回路を設けることにより、記憶装置の１ワー
ド内の１〜２割を占めるECC部の誤りを訂正す
る時間を省略することができ、長期的にみれば平
均アクセスタイムが短縮され、処理を有効に行な
うことができると云う効果がある。
データ部とECC部とを有するランダムアクセス
形のRAMまたはROMにおいて、誤りの存在し
たビツトがデータ部にあるか、あるいはECC部
にあるかの判定を行なうため、パリテイチエツク
回路と、シンドロームデコーダと、判定論理回路
とを備え、さらにデータ部に誤りが存在する場合
に限つて誤りの訂正を行なうようにデータ部誤り
訂正回路を設けることにより、記憶装置の１ワー
ド内の１〜２割を占めるECC部の誤りを訂正す
る時間を省略することができ、長期的にみれば平
均アクセスタイムが短縮され、処理を有効に行な
うことができると云う効果がある。
第１図は従来方式により構成した誤り訂正回路
を具備した記憶装置のブロツク図である。第２図
は第１図の動作を示すタイミングを示す図であ
る。第３図は本発明による記憶装置の一実施例を
示すブロツク図である。第４図は第３図の記憶装
置を動作させるためのマイクロ命令のフオーマツ
トの一例を示す図である。第５図は第４図におけ
る命令フイールドの動作を要約した図である。第
６図は第３図の記憶装置の出力により制御される
演算回路の一実施例を示すブロツク図である。第
７図は第６図の演算回路の動作例を示すタイミン
グ図である。第８図は第３図における動作例を示
すタイミング図である。第９図は第３図の記憶装
置を動作させるためのマイクロプログラムの一例
を示す図である。第１０図は第３図の記憶装置に
含まれている誤り訂正回路の構成例を示すブロツ
ク図である。 １，４，６，９，１５，２４，２５…レジス
タ、２，１２…RAM／ROM、３，７，１０，
１３，１４，１８…セレクタ、５，１６…誤り訂
正回路、８…レジスタ群、１１…加算器、１７…
フリツプフロツプ群、１９〜２３…マイクロ命令
内部フイールド、２６…演算論理ユニツト、２７
…パリテイチエツク回路、２８…シンドロームデ
コーダ、２９…データ部誤り訂正回路、３０…判
定論理回路、１０１〜１３５…信号線、２００〜
２０７…情報。
を具備した記憶装置のブロツク図である。第２図
は第１図の動作を示すタイミングを示す図であ
る。第３図は本発明による記憶装置の一実施例を
示すブロツク図である。第４図は第３図の記憶装
置を動作させるためのマイクロ命令のフオーマツ
トの一例を示す図である。第５図は第４図におけ
る命令フイールドの動作を要約した図である。第
６図は第３図の記憶装置の出力により制御される
演算回路の一実施例を示すブロツク図である。第
７図は第６図の演算回路の動作例を示すタイミン
グ図である。第８図は第３図における動作例を示
すタイミング図である。第９図は第３図の記憶装
置を動作させるためのマイクロプログラムの一例
を示す図である。第１０図は第３図の記憶装置に
含まれている誤り訂正回路の構成例を示すブロツ
ク図である。 １，４，６，９，１５，２４，２５…レジス
タ、２，１２…RAM／ROM、３，７，１０，
１３，１４，１８…セレクタ、５，１６…誤り訂
正回路、８…レジスタ群、１１…加算器、１７…
フリツプフロツプ群、１９〜２３…マイクロ命令
内部フイールド、２６…演算論理ユニツト、２７
…パリテイチエツク回路、２８…シンドロームデ
コーダ、２９…データ部誤り訂正回路、３０…判
定論理回路、１０１〜１３５…信号線、２００〜
２０７…情報。
Claims (1)
- １ ワード内にデータ部とECC部とを有する情
報を記憶するためのランダムアクセス形のRAM
またはROMと、前記RAMまたはROMから読出
した前記情報を保持するためのレジスタと、前記
レジスタに保持された内容に誤りが存在する場合
には、前記誤りを検出して訂正するための誤り訂
正回路とを少なくとも具備し、かつ、前記誤り訂
正回路は前記データ部と前記ECC部のパリテイ
チエツクを行なうためのパリテイチエツク回路
と、前記パリテイチエツク回路の出力を受けてパ
リテイエラー信号の組合せから誤りが生じている
ビツトの指示信号を出力するためのシンドローム
デコーダと、前記シンドロームデコーダの出力を
もとにして誤りの存在をチエツクし、前記誤りが
前記ECC部に存在するか、あるいは前記データ
部に存在するかを判定して前記データ部の誤りの
みを訂正させるよう指示するための判定論理回路
と、前記データ部の誤りを訂正して前記レジスタ
に戻すためのデータ部誤り訂正回路とから成立つ
ことを特徴とした記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004764A JPS59129995A (ja) | 1983-01-14 | 1983-01-14 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004764A JPS59129995A (ja) | 1983-01-14 | 1983-01-14 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59129995A JPS59129995A (ja) | 1984-07-26 |
| JPH0136137B2 true JPH0136137B2 (ja) | 1989-07-28 |
Family
ID=11592936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58004764A Granted JPS59129995A (ja) | 1983-01-14 | 1983-01-14 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59129995A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62251949A (ja) * | 1986-04-25 | 1987-11-02 | Mitsubishi Electric Corp | 記憶装置の誤り訂正方法 |
| US9110829B2 (en) * | 2012-11-30 | 2015-08-18 | Taiwan Semiconductor Manufacturing Co. Ltd. | MRAM smart bit write algorithm with error correction parity bits |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56168266A (en) * | 1980-05-28 | 1981-12-24 | Fujitsu Ltd | Processing system for error of memory for control |
| JPS5771032A (en) * | 1980-10-22 | 1982-05-01 | Nec Corp | Priority controlling circuit |
-
1983
- 1983-01-14 JP JP58004764A patent/JPS59129995A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59129995A (ja) | 1984-07-26 |
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