JPH0368048A - メモリテスト方式 - Google Patents
メモリテスト方式Info
- Publication number
- JPH0368048A JPH0368048A JP1205312A JP20531289A JPH0368048A JP H0368048 A JPH0368048 A JP H0368048A JP 1205312 A JP1205312 A JP 1205312A JP 20531289 A JP20531289 A JP 20531289A JP H0368048 A JPH0368048 A JP H0368048A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- instruction
- data
- error
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔（既要］
マイクロプロセッサ内のローカルメモリ又はコントロー
ルストレージ等の障害テストに関し、前記テストを高速
に行い、且つハード量を減らすことを目的とし、 命令語のオペレーションコードのオール０又はオール１
をＮＯＰ （ノーオペレーション）命令として定義し、
メモリ内に記憶されたデータのオペレーションコード部
に、オール０又は１を書込むと共に、エラーチェックビ
ットを付与して書込み、前記メモリに書き込まれた命令
を順次読みだし、前記エラーチェックビットにより、誤
りが検出された時は、所定のレジスタにフラグをたて、
誤りが検出されない時は、当該命令を実行する構成とす
る。
ルストレージ等の障害テストに関し、前記テストを高速
に行い、且つハード量を減らすことを目的とし、 命令語のオペレーションコードのオール０又はオール１
をＮＯＰ （ノーオペレーション）命令として定義し、
メモリ内に記憶されたデータのオペレーションコード部
に、オール０又は１を書込むと共に、エラーチェックビ
ットを付与して書込み、前記メモリに書き込まれた命令
を順次読みだし、前記エラーチェックビットにより、誤
りが検出された時は、所定のレジスタにフラグをたて、
誤りが検出されない時は、当該命令を実行する構成とす
る。
（産業上の利用分野〕
本発明は、マイクロプロセッサ（ＭＰＵ）に内蔵されて
いるコントロールストレージ、ローカルストレージ等の
障害検出に関する。
いるコントロールストレージ、ローカルストレージ等の
障害検出に関する。
［従来の技術〕
マイクロプロセッサ（ＭＰＵ）には、マイクロプログラ
ム、ファームウェアを記録するコントロールストレージ
や、ローカルストレージが内蔵されている。
ム、ファームウェアを記録するコントロールストレージ
や、ローカルストレージが内蔵されている。
よって、前記ＭＰＵを使用して１．何らかの処理を行う
装置等で、前記コントロールストレージや、ローカルス
トレージに障害が無いかどうかを検出することは、ＭＰ
Ｕが産業上列るところで使用される今日に於いて、重要
なことである。
装置等で、前記コントロールストレージや、ローカルス
トレージに障害が無いかどうかを検出することは、ＭＰ
Ｕが産業上列るところで使用される今日に於いて、重要
なことである。
第２図は、本発明の一実施例のブロック図、第４図は、
第２図の動作を説明するフローチャート図である。
第２図の動作を説明するフローチャート図である。
１１は障害が無いかどうかテストされるＭＰＵ内のメモ
リ、１３はインストラクションバッファ（以下、ＩＢＦ
と略す）、１４はデコーダ（以下、ＤＥＣと略す）、１
５は演算ユニットで、メモリから読みだされた命令に応
じて、演算を行うものである。レジスタ１５１は誤りが
検出された時にフラグを立てる為に使用される。１９は
読みだし先アドレス、書込み先アドレスを保持するアド
レスレジスタ、１８は＋１回路、１０１は書込みデータ
を保持するデータレジスタである。
リ、１３はインストラクションバッファ（以下、ＩＢＦ
と略す）、１４はデコーダ（以下、ＤＥＣと略す）、１
５は演算ユニットで、メモリから読みだされた命令に応
じて、演算を行うものである。レジスタ１５１は誤りが
検出された時にフラグを立てる為に使用される。１９は
読みだし先アドレス、書込み先アドレスを保持するアド
レスレジスタ、１８は＋１回路、１０１は書込みデータ
を保持するデータレジスタである。
デコーダ１４はオペレーションコードがオールＯ又は、
オール１の時はＮＯＰ命令と判断する。
オール１の時はＮＯＰ命令と判断する。
以上の構成は、マイクロプロセッサ内に位置する。
１１０はメモリ１１を試験する為の書込みデータを保存
しているメモリである。１３０はメモリ１１０から読み
だされたデータを保持するレジスタ、１４０は期待値回
路で、デコーダ１４と同様の働きをする。
しているメモリである。１３０はメモリ１１０から読み
だされたデータを保持するレジスタ、１４０は期待値回
路で、デコーダ１４と同様の働きをする。
以下、図面を参照して動作を説明する。
ステップ１ （第４図フローチャート）先ず、図示して
いない上位装置により、メモリをチエツクするＣ ＨＥ
ＣＫフログラムが起動される。
いない上位装置により、メモリをチエツクするＣ ＨＥ
ＣＫフログラムが起動される。
ステップ２
次いで、 メモリ１１の全アドレスに、予めメモリ１１
０に記録されているテストデータを書き込む。
０に記録されているテストデータを書き込む。
ステップ３
アドレスレジスタ１９に初期値（最初のアドレス）をセ
ットし、前記アドレスのデータを読みだす。
ットし、前記アドレスのデータを読みだす。
ｒＢＦ１３に前記データが読みだされる。それと並行し
て、メモリ１１０からも同様のデータが読みだされる。
て、メモリ１１０からも同様のデータが読みだされる。
ｒＢＦ１３から読みだされたデータはデコーダ１４によ
り、デコードされ演算ユニット１５に入力される。又、
メモリ１１０から読みだされたデータは期待値回路１４
０によりデコードされ、これも演算ユニット１５に人力
される（ステップ６）。
り、デコードされ演算ユニット１５に入力される。又、
メモリ１１０から読みだされたデータは期待値回路１４
０によりデコードされ、これも演算ユニット１５に人力
される（ステップ６）。
ステップ５
前記人力された２つのデータを演算ユニット１５により
比較する。
比較する。
ステップ８
一致しないときは、レジスタ１５１にフラグを立てる。
ステップ７
一致した時は、アドレスが最終アドレスで無ければ、
ステップ４
次アドレスのデータに関し、上述した処理を実行する。
即ち、従来では診断するメモリ以外のメモリから、予め
決められた所定のデータを書込み、前記データを被診断
メモリから読み取り、期待値と比較することにより、前
記メモリにエラーが無いかを判定した。
決められた所定のデータを書込み、前記データを被診断
メモリから読み取り、期待値と比較することにより、前
記メモリにエラーが無いかを判定した。
然し、上述した手段では、被診断メモリ以外にも、メモ
リがいること、又、上位装置（又は、他の装置）よる処
理が必要なこと、？′Ａ算ユニットに於いては、比較を
行う機能が必要である。即ち、ハードウェアの量が比較
的多くなっていまう。
リがいること、又、上位装置（又は、他の装置）よる処
理が必要なこと、？′Ａ算ユニットに於いては、比較を
行う機能が必要である。即ち、ハードウェアの量が比較
的多くなっていまう。
更に、外部の装置が介在するのでどうしても処理が遅く
なってしまう。よって、本発明の目的は、かかる課題を
悉く解決し、処理速度が早く、ハードウェア量か少ない
エラー検出装置を提供することである。
なってしまう。よって、本発明の目的は、かかる課題を
悉く解決し、処理速度が早く、ハードウェア量か少ない
エラー検出装置を提供することである。
〔課題を解決する為の手段］
上記目的を達成する為に、本発明は、命令語のオペレー
ションコードのオール０又はオール１をＮ０Ｐ（ノーオ
ペレーション）命令として定義し、メモリ内に記憶され
たデータのオペレーションコード部に、オールＯ又は１
を書込むと共に、エラーチェックビットを付与して書込
み、前記メモリに書き込まれた命令を順次読みだし、前
記エラーチェックビットにより、誤りが検出された時は
、所定のレジスタにフラグをたて、誤りが検出されない
時は、ＮＯＰ命令を実行する構成とする。
ションコードのオール０又はオール１をＮ０Ｐ（ノーオ
ペレーション）命令として定義し、メモリ内に記憶され
たデータのオペレーションコード部に、オールＯ又は１
を書込むと共に、エラーチェックビットを付与して書込
み、前記メモリに書き込まれた命令を順次読みだし、前
記エラーチェックビットにより、誤りが検出された時は
、所定のレジスタにフラグをたて、誤りが検出されない
時は、ＮＯＰ命令を実行する構成とする。
（作用〕
メモリには、オールＯ又はオール１を書込み、その後、
ＮＯＰ命令（オール０又はオール１をＮＯＰ命令と定義
）を実行する。
ＮＯＰ命令（オール０又はオール１をＮＯＰ命令と定義
）を実行する。
前記ＮＯＰ命令によって、読みだされたデータはチエツ
クピットによって障害が検出される。
クピットによって障害が検出される。
即ち、特別なデータをメモリに書き込むこと無く、且つ
、マイクロ命令を使用するので、障害検出処理が速く簡
単に行える。
、マイクロ命令を使用するので、障害検出処理が速く簡
単に行える。
第ｉ図は、本発明の一実施例のブロック図、第３図は、
第１図の動作を説明するフローチャート図である。
第１図の動作を説明するフローチャート図である。
１１は障害が無いかどうかテストされるメモリ、１２は
良く知られた、誤り訂正符号検出器（ＥＣＣ回路） 、
１３はインストラクシゴンバッファ（以下、ｒＢＦと略
す）、１４はデコーダ（以下、ＤＥＣと略す）、１５は
演算ユニットで、メモリから読みだされた命令に応じて
、演算を行うものである。前記演算ユニットの内部には
、レジスタ１５１がある。１つは読みだし先アドレス、
書込み先アドレスを保持するアドレスレジスタ、１８は
＋１回路、１０１は書込みデータを保持するデータレジ
スタである。
良く知られた、誤り訂正符号検出器（ＥＣＣ回路） 、
１３はインストラクシゴンバッファ（以下、ｒＢＦと略
す）、１４はデコーダ（以下、ＤＥＣと略す）、１５は
演算ユニットで、メモリから読みだされた命令に応じて
、演算を行うものである。前記演算ユニットの内部には
、レジスタ１５１がある。１つは読みだし先アドレス、
書込み先アドレスを保持するアドレスレジスタ、１８は
＋１回路、１０１は書込みデータを保持するデータレジ
スタである。
デコーダ１４はオペレーションコードがオールＯ又は、
オールエの時はＮＯＰ命令と判断する。
オールエの時はＮＯＰ命令と判断する。
以下、図面を参照して動作を説明する。
ステップ１（第３図フローチャート）
先ず、メモリ１１の全アドレスに、テストデータを書き
込む。此処では、データレジスタ１０１を通じて、オー
ルＯを書き込む。この時、メモリ１１のチエツクピット
部には、誤り訂正符号（ＥＣＣ）のチエツクピット（Ｃ
Ｂ）が同時に書き込まれる。
込む。此処では、データレジスタ１０１を通じて、オー
ルＯを書き込む。この時、メモリ１１のチエツクピット
部には、誤り訂正符号（ＥＣＣ）のチエツクピット（Ｃ
Ｂ）が同時に書き込まれる。
スヲ・ ・ン フ゛２
アドレスレジスタ１９に初期値（最初のアドレス）をセ
ットし、前記アドレスのデータを読みだす。
ットし、前記アドレスのデータを読みだす。
ステップ３
ＥＣＣ回路１２で、ＣＢによって、前記アドレスのデー
タに３呉りが無いかどうかチエツクされる。
タに３呉りが無いかどうかチエツクされる。
ステップ４
ステップ３でエラーが無いとする。デコーダ１４に前記
データが送られ、ＮＯＰ命令と判断される。
データが送られ、ＮＯＰ命令と判断される。
ステップ５
前記アドレスが最終アドレスで無ければ、ステップ８
演算ユニット１５は、次アドレス（前記アドレスに、＋
１回路によって＋１したアドレスをアドレスレジスタ１
９にセットする。
１回路によって＋１したアドレスをアドレスレジスタ１
９にセットする。
上述したステップ２〜ステツプ５及びステップ８を、ス
テップ３でエラーが検出されない限り、繰り返す。
テップ３でエラーが検出されない限り、繰り返す。
ステップ９
最終アドレス迄、エラーが無ければ終了する。
又、ステップ３でエラーが検出される場合を説明する。
エラーが検出さたら、ＥＣＣ回路１２は、５ＢＥ（シン
グルビットエラー信号）又は、ＭＳＢ（マルチビットエ
ラー信号）を出力する。前記信号はゲート１６を介して
、ＩＢＦ１３のクロックをゲート１７によって抑止する
。エラーが検出された場合は、演算ユニット１５は所定
のレジスタ１５１にフラグを立てて、処理を終了する（
ステップ７）。前記ｒＢＦ１３のクロックを抑止するの
は、命令の誤動作を防ぐ為である。
グルビットエラー信号）又は、ＭＳＢ（マルチビットエ
ラー信号）を出力する。前記信号はゲート１６を介して
、ＩＢＦ１３のクロックをゲート１７によって抑止する
。エラーが検出された場合は、演算ユニット１５は所定
のレジスタ１５１にフラグを立てて、処理を終了する（
ステップ７）。前記ｒＢＦ１３のクロックを抑止するの
は、命令の誤動作を防ぐ為である。
以上、メモリにオール０を書き込んだ場合を説明した。
上記の処理の実行によって、メモリ１１の“′０パが、
“１”に化ける場合が検出できる。
“１”に化ける場合が検出できる。
次に、メモリ１１にオール１を書き込んで、第３図に示
した動作を実行する。前記動作を実行することによって
、メモリ１１の°“１パが、“°０″に化ける場合が検
出できる。
した動作を実行する。前記動作を実行することによって
、メモリ１１の°“１パが、“°０″に化ける場合が検
出できる。
以上、実施例に従って、本発明を説明した。
ＮＯＰ命令を使用することによって、メモリのエラー検
出を行う、即ち、マイクロ命令を直接実行するので、処
理時間が早い。又、従来の様に、メモリにデータを書込
み、書き込んだデータと、読みだしたデータを比較する
処理の様に、比較器を必要としない為、ハードウェアの
量が少なくてすむ、更に、複雑な数字を用いたテストで
ない為、障害の箇所が簡単で明瞭に検出できるという効
果がある。
出を行う、即ち、マイクロ命令を直接実行するので、処
理時間が早い。又、従来の様に、メモリにデータを書込
み、書き込んだデータと、読みだしたデータを比較する
処理の様に、比較器を必要としない為、ハードウェアの
量が少なくてすむ、更に、複雑な数字を用いたテストで
ない為、障害の箇所が簡単で明瞭に検出できるという効
果がある。
第１図は本発明の実施例のブロック図、第２図は従来例
のブロック図、第３図は実施例の動作説実売例 １ 図 第４図は従来例の動作説明図である。 ・・・メモリ ・・・ＥＣＣ ・・・ＩＢＦ ・・・ＤＥＣ ・・・演算ユニット 穿橙例０７０−＋Ｙ−ト 第３記
のブロック図、第３図は実施例の動作説実売例 １ 図 第４図は従来例の動作説明図である。 ・・・メモリ ・・・ＥＣＣ ・・・ＩＢＦ ・・・ＤＥＣ ・・・演算ユニット 穿橙例０７０−＋Ｙ−ト 第３記
Claims (1)
- 【特許請求の範囲】 命令語のオペレーションコードのオール０又はオール１
をＮＯＰ（ノーオペレーション）命令として定義し、 メモリ内に記憶されたデータのオペレーションコード部
に、オール０又は１を書込むと共に、エラーチェックビ
ットを付与して書込み、 前記メモリに書き込まれた命令を順次読みだし、前記エ
ラーチェックビットにより、誤りが検出された時は、所
定のレジスタにフラグをたて、誤りが検出されない時は
、当該命令を実行することを特徴とするメモリテスト方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205312A JPH0368048A (ja) | 1989-08-08 | 1989-08-08 | メモリテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205312A JPH0368048A (ja) | 1989-08-08 | 1989-08-08 | メモリテスト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0368048A true JPH0368048A (ja) | 1991-03-25 |
Family
ID=16504869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1205312A Pending JPH0368048A (ja) | 1989-08-08 | 1989-08-08 | メモリテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0368048A (ja) |
-
1989
- 1989-08-08 JP JP1205312A patent/JPH0368048A/ja active Pending
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