JPH04372025A - アクセスビットつき記憶装置 - Google Patents
アクセスビットつき記憶装置Info
- Publication number
- JPH04372025A JPH04372025A JP3174671A JP17467191A JPH04372025A JP H04372025 A JPH04372025 A JP H04372025A JP 3174671 A JP3174671 A JP 3174671A JP 17467191 A JP17467191 A JP 17467191A JP H04372025 A JPH04372025 A JP H04372025A
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- JP
- Japan
- Prior art keywords
- data
- access bit
- access
- memory cell
- memory
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ソフトウエアの開発及
びそのデバッグに際し、特定番地へのアクセスの有無を
ハ−ドウエア的に記録することのできるアクセスビット
つき記憶装置に関するものである。
びそのデバッグに際し、特定番地へのアクセスの有無を
ハ−ドウエア的に記録することのできるアクセスビット
つき記憶装置に関するものである。
【０００２】
【従来の技術】ソフトウエアの開発及びそのデバッグに
際しては、何らかのチェック手段が必要であるが、従来
、このような目的に対しては、メモリ素子にパリティビ
ットなどを組み込んでおき、そのビット変化からエラ−
を検出してデバッグを行っている。
際しては、何らかのチェック手段が必要であるが、従来
、このような目的に対しては、メモリ素子にパリティビ
ットなどを組み込んでおき、そのビット変化からエラ−
を検出してデバッグを行っている。
【０００３】例えば、特開平２−１９５４５７号公報に
おいては、メモリへのアクセスの過程で記憶デ−タに基
づいてパリティデ−タを生成し、このパリティデ−タの
チェックを行うパリティデ−タ部を設ける構成が提案さ
れている。
おいては、メモリへのアクセスの過程で記憶デ−タに基
づいてパリティデ−タを生成し、このパリティデ−タの
チェックを行うパリティデ−タ部を設ける構成が提案さ
れている。
【０００４】しかし、パリティーデータを用いるチェッ
クでは、エラー検出は可能であるものの、プログラムの
特定の番地に対してアクセスが行われたか否かを確認す
るようなテストはできない。プログラムの特定の番地に
対してのアクセスの有無を知ることができれば、どうい
う状態でプログラムが実行されたか、エラー時にランし
たルートの特定などが可能になり、ソフトウェアの開発
及びそのデバッグが極めて容易に行えるようになる。従
来においては、デバッグ用のソフトウエアなどを用いて
メモリの内容を把握し、何をしようとしていたのかを解
析することによりデバッグを行っている。
クでは、エラー検出は可能であるものの、プログラムの
特定の番地に対してアクセスが行われたか否かを確認す
るようなテストはできない。プログラムの特定の番地に
対してのアクセスの有無を知ることができれば、どうい
う状態でプログラムが実行されたか、エラー時にランし
たルートの特定などが可能になり、ソフトウェアの開発
及びそのデバッグが極めて容易に行えるようになる。従
来においては、デバッグ用のソフトウエアなどを用いて
メモリの内容を把握し、何をしようとしていたのかを解
析することによりデバッグを行っている。
【０００５】
【発明が解決しようとする課題】しかし、上記した従来
技術にあっては、デバッグ用のソフトウエアなどを用意
しなければならない不便さがある。
技術にあっては、デバッグ用のソフトウエアなどを用意
しなければならない不便さがある。
【０００６】本発明の目的は、上記した従来技術の実情
に鑑みてなされたもので、デバッグ用のソフトウエアな
どを用いることなく、特定の番地に対するアクセスの有
無の判断を可能にした記憶装置を提供することにある。
に鑑みてなされたもので、デバッグ用のソフトウエアな
どを用いることなく、特定の番地に対するアクセスの有
無の判断を可能にした記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目手を達成するため
に、本発明は、デ−タのリ−ド／ライトが可能なメモリ
を備えた記憶装置において、前記メモリは、デ−タのリ
−ド／ライトを行うデ−タ用メモリセルとこのメモリセ
ルのアドレスに対応して割当てられるアクセスビットを
有するアクセスビット用メモリセルと、リ−ド／ライト
のアクセスが有ったアドレスに対応するアクセスビット
をオン状態にする制御手段とから成る構成にしている。
に、本発明は、デ−タのリ−ド／ライトが可能なメモリ
を備えた記憶装置において、前記メモリは、デ−タのリ
−ド／ライトを行うデ−タ用メモリセルとこのメモリセ
ルのアドレスに対応して割当てられるアクセスビットを
有するアクセスビット用メモリセルと、リ−ド／ライト
のアクセスが有ったアドレスに対応するアクセスビット
をオン状態にする制御手段とから成る構成にしている。
【０００８】
【作用】上記した手段によれば、過去にアクセスの有っ
たアドレスに対してはアクセスビットが立てられ 、
後からの確認が可能になる。したがって、ソフトウエア
の開発及びそのデバッグを効率的に行うことが出来る。 例えば、エラ−時に通ったル−トの確定、実行時の状態
の確認、全スラップを網羅するプログラムテストなどを
行うことが可能になる。
たアドレスに対してはアクセスビットが立てられ 、
後からの確認が可能になる。したがって、ソフトウエア
の開発及びそのデバッグを効率的に行うことが出来る。 例えば、エラ−時に通ったル−トの確定、実行時の状態
の確認、全スラップを網羅するプログラムテストなどを
行うことが可能になる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１０】図１は本発明による記憶装置の一実施例を
示すブロック図である。
示すブロック図である。
【００１１】記憶装置１は、デ−タが格納されるデ−タ
用メモリセル２及びアクセスビット用メモリセル３から
メモリ４、メモリ４に対してアドレスを指定するアドレ
スコ−ダ５、メモリ４から読み出したデ−タの入出力を
制御するデ−タＩＯ部６、デ−タとアクセスビットを混
合出力するマルチプレクサ（ＭＰＸ）７、及びアクセス
ビット用メモリセル３におけるアクセスビットのオン／
オフを制御するアクセスビット制御部８の各々を備えて
構成される。
用メモリセル２及びアクセスビット用メモリセル３から
メモリ４、メモリ４に対してアドレスを指定するアドレ
スコ−ダ５、メモリ４から読み出したデ−タの入出力を
制御するデ−タＩＯ部６、デ−タとアクセスビットを混
合出力するマルチプレクサ（ＭＰＸ）７、及びアクセス
ビット用メモリセル３におけるアクセスビットのオン／
オフを制御するアクセスビット制御部８の各々を備えて
構成される。
【００１２】アクセスビット用メモリセル３は、過去に
デ−タのアクセスが行われたアドレスに対しては“１”
を立て、アクセス（リ−ド／ライトの要求）が無かった
場合には“０”を保持する。このアクセスビット用メモ
リセル３は、メモリの全バイトの各々にハ−ド的に付与
される。以上の構成において、通常のリ−ド／ライト（
デ−タ用メモリセル２へのリ−ド／ライト）は、ＡＳ（
アクセスビットセレクト信号）が非入力状態時に、ＣＳ
（チップセレクト信号）、ＲＤ（読みだし信号）、ＷＲ
（書き込み信号）に基づいてデ−タＩＯ制御部６を制御
して行われる。このとき、マルチプレクサ７は、ＤＯと
ｄｏ間につなぐようにセットされている。
デ−タのアクセスが行われたアドレスに対しては“１”
を立て、アクセス（リ−ド／ライトの要求）が無かった
場合には“０”を保持する。このアクセスビット用メモ
リセル３は、メモリの全バイトの各々にハ−ド的に付与
される。以上の構成において、通常のリ−ド／ライト（
デ−タ用メモリセル２へのリ−ド／ライト）は、ＡＳ（
アクセスビットセレクト信号）が非入力状態時に、ＣＳ
（チップセレクト信号）、ＲＤ（読みだし信号）、ＷＲ
（書き込み信号）に基づいてデ−タＩＯ制御部６を制御
して行われる。このとき、マルチプレクサ７は、ＤＯと
ｄｏ間につなぐようにセットされている。
【００１３】アクセスビットに対するリ−ド／ライトは
、ＡＳ（アクセスビットセレクト信号）が入力状態時に
、ＣＳ（チップセレクト信号）、ＲＤ（読み出し信号）
、ＷＲ（書き込み信号）に基づいてデ−タＩＯ制御部６
を制御して行われる。ＡＳ（アクセスビットセレクト信
号）が入力されると、アクセスビット制御部８とデ−タ
ＩＯ制御部６の働きによって、デ−タ用メモリセル２（
ｄｎ〜ｄｏ）に対しては、読み書きが行われないように
制御され、またマルチプレクサ７は、ＤＯとＣＳｂｉｔ
間をつなぐようにセットされている。
、ＡＳ（アクセスビットセレクト信号）が入力状態時に
、ＣＳ（チップセレクト信号）、ＲＤ（読み出し信号）
、ＷＲ（書き込み信号）に基づいてデ−タＩＯ制御部６
を制御して行われる。ＡＳ（アクセスビットセレクト信
号）が入力されると、アクセスビット制御部８とデ−タ
ＩＯ制御部６の働きによって、デ−タ用メモリセル２（
ｄｎ〜ｄｏ）に対しては、読み書きが行われないように
制御され、またマルチプレクサ７は、ＤＯとＣＳｂｉｔ
間をつなぐようにセットされている。
【００１４】また、通常のリ−ド／ライト（デ−タ用メ
モリセル２へのリ−ド／ライト）時には、アクセスされ
たデ−タ用メモリセルに付属するアクセスビットが１に
セットされる。
モリセル２へのリ−ド／ライト）時には、アクセスされ
たデ−タ用メモリセルに付属するアクセスビットが１に
セットされる。
【００１５】次に 、アクセスビットの利用方法につ
いて説明する。
いて説明する。
【００１６】ＡＳを入力して、アクセスビットをすべて
Ｏクリアした後、ＡＳを非入力とする。この状態で、デ
バッグしたいソフトウェアＣを動作させる。ソフトウェ
アＣの中で、デ−タ用メモリセル２のａ番地へのリ−ド
／ライトアクセスが行われると、ａ番地のデ−タ用メモ
リセル２に付属するアクセスビットが１にセットされる
。ソフトウェアＣの中で、ｂ番地へのアクセスが行われ
ないとするとｂ番地のデ−タ用メモリセル２に付属する
アクセスビットはＯのままに保持される。ソフトウェア
Ｃを動作させた後に、ＡＳを入力して、アクセスビット
の状態を読み出せば、実際にソフトウェアＣがどこをア
クセスしたかという履歴がわかる。
Ｏクリアした後、ＡＳを非入力とする。この状態で、デ
バッグしたいソフトウェアＣを動作させる。ソフトウェ
アＣの中で、デ−タ用メモリセル２のａ番地へのリ−ド
／ライトアクセスが行われると、ａ番地のデ−タ用メモ
リセル２に付属するアクセスビットが１にセットされる
。ソフトウェアＣの中で、ｂ番地へのアクセスが行われ
ないとするとｂ番地のデ−タ用メモリセル２に付属する
アクセスビットはＯのままに保持される。ソフトウェア
Ｃを動作させた後に、ＡＳを入力して、アクセスビット
の状態を読み出せば、実際にソフトウェアＣがどこをア
クセスしたかという履歴がわかる。
【００１７】以上示したように、この発明の実施例によ
れば、ソフトウェアの開発及びそのデバッグを効率的に
行うことが可能になり、具体的には、エラ−時に通った
プログラムル−トの確定、どういう状態で実行されたか
の確認、プログラムテストの実行などが可能になる。
れば、ソフトウェアの開発及びそのデバッグを効率的に
行うことが可能になり、具体的には、エラ−時に通った
プログラムル−トの確定、どういう状態で実行されたか
の確認、プログラムテストの実行などが可能になる。
【００１８】
【発明の効果】以上説明した通り、この発明は、デ−タ
のリ−ド／ライトが可能なメモリを備えた記憶装置にお
いて、前記メモリは、デ−タのリ−ド／ライトを行うデ
−タ用メモリセルと、このメモリセルのアドレスに対応
して割当てられるアクセスビットを有するアクセスビッ
ト用メモリセルとリ−ド／ライトのアクセスが有ったア
ドレスに対応するアクセスビットをオン状態にする制御
手段とから成る構成にしたので、エラ−時に通ったル−
トの確定、実行時の状態の確認、プログラムテストなど
が可能になり、ソフトウェアの開発及びデバッグを効率
的に行うことができるようになる。
のリ−ド／ライトが可能なメモリを備えた記憶装置にお
いて、前記メモリは、デ−タのリ−ド／ライトを行うデ
−タ用メモリセルと、このメモリセルのアドレスに対応
して割当てられるアクセスビットを有するアクセスビッ
ト用メモリセルとリ−ド／ライトのアクセスが有ったア
ドレスに対応するアクセスビットをオン状態にする制御
手段とから成る構成にしたので、エラ−時に通ったル−
トの確定、実行時の状態の確認、プログラムテストなど
が可能になり、ソフトウェアの開発及びデバッグを効率
的に行うことができるようになる。
【図１】本発明による記憶装置の一実施例を示すブロッ
ク図である。
ク図である。
１ 記憶装置
２ デ−タ用メモリセル
３ アクセスビット用メモリセル
４ メモリ
５ アドレスレコ−ダ
６ デ−タＩＯ部
７ マルチプレクサ
８ アクセスビット制御部
Claims (1)
- 【請求項１】 デ−タのリ−ド／ライトが可能なメモ
リを備えた記憶装置において、前記メモリは、デ−タの
リ−ド／ライトを行うデ−タ用メモリセルと、このメモ
リセルのアドレスに対応して割当てられるアクセスビッ
トを有するアクセスビット用メモリセルと、リ−ド／ラ
イトのアクセスが有ったアドレスに対応するアクセスビ
ットをオン状態にする制御手段とから成ることを特徴と
するアクセスビットつき記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174671A JPH04372025A (ja) | 1991-06-20 | 1991-06-20 | アクセスビットつき記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174671A JPH04372025A (ja) | 1991-06-20 | 1991-06-20 | アクセスビットつき記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04372025A true JPH04372025A (ja) | 1992-12-25 |
Family
ID=15982663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3174671A Withdrawn JPH04372025A (ja) | 1991-06-20 | 1991-06-20 | アクセスビットつき記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04372025A (ja) |
-
1991
- 1991-06-20 JP JP3174671A patent/JPH04372025A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |