JPH0368069A - 主記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 〔概　要〕 複数の主記憶装置に対して複数エレメントの並列アクセ
スを行うようにした主記憶制御方式に関し、 制御を容易にすると共に、拡張性のある主記憶制御方式
を提供することを目的とし、 少なくともＩつの主記憶装置と、１つないし複数のエレ
メントを処理単位とし、各エレメントに対応したリクエ
ストを出力する少なくとも１つのベクトル処理装置と、
このベクトル処理装置から出力されたリクエストに基づ
いて、主記憶装置のアクセスの順序制御を行う記憶制御
装置）とを有する主記憶制御方式において、記憶制御装
置は、エレメントの順序性を指示する複数の第１指示子
と、この複数の第１指示子相互の順序性を指示する少な
くとも１つの第２指示子とを備え、第１指示子及び第２
指示子を組み合わせて、ベクトル処理装置から出力され
るエレメントの順序制御を行うように構成する。

〔産業上の利用分野〕

本発明は、複数の主記憶装置に対して複数エレメントの
並列アクセスを行うようにした主記憶制御方式に関する
ものである。

〔従来の技術〕

一般にバイブライン型のベクトル計算機では、パイプラ
インの数を多くすることにより、つまり同時に演算実行
できる要素（エレメント）の数を多くすることによって
高速化が図られている。

また、主記憶装置はインタリーブの数を多くすればする
ほど並列にメモリアクセスすることが可能となるため、
高速化を図ることができる。

メモリアクセス制御では、メモリの使用状態のチエツク
や同一バンクへのアクセスの競合あるいは他のアクセス
装置例えばスカラユニットまたはチャネル（Ｉ１０処理
装置）等とのアクセスの競合があることから優先順位制
御が必要である。

第５図に、複数のエレメント（例えば４エレメント）を
並列処理する計算機システムの構成を示す。図において
、５１１はベクトルユニットを、５２１は記憶制御装置
（ＭＣＵ）を、５３１，５３３は主記憶装置（ＭＳＵ）
をそれぞれ示している。

ベクトルユニット５１１は主記憶装置５３１゜５３３の
アクセスに必要なアドレスを発生するベクトルアドレス
発生部や、入出力するベクトルデータを格納するベクト
ルレジスタ等を有しており、並行して処理する４エレメ
ントに対応した４つのリクエストを同時に出力すること
ができる。

記憶制御装置５２１は優先制御部を有しており、この４
つのリクエストの優先制御を行って、該当する主記憶装
置に対するアクセスを行う。

主記憶装置５３１，５３３のそれぞれは複数個のバンク
にインタリーブされており、各主記憶装置は記憶制御装
置５２１と複数組のバス線で接続されている。従って、
ベクトルユニット５１１から出力されたリクエストに応
じて４工レメント分の並行したアクセスを同時に行なう
ことが可能になっている。

ところで、上述した記憶制御装置５２１内の優先制御部
は、主記憶装置５３１，５３３の各バンクに対するアク
セス競合を判定すると共に、エレメントの順序を保証す
るための順序制御を行っている。特に、間接アクセスに
代表されるようなランダムアクセスの場合は、アクセス
先が任意に指定されるため並行して処理するエレメント
間のアクセスが競合することがあり、順序制御が必要と
なる。

記憶制御装置５２１内の優先制御部は、エレメントの順
序を保証するためのポインタを有しており、このポイン
タを参照しながら主記憶装置５３１．５３３の各バンク
に対するリクエストの送出を行うことにより順序制御が
行われている。

第６図に、記憶制御装置５２１における順序制御の概要
を示す。同図（ａ）において、Ａ、Ｂ、ＣＤは入力ポー
トを示しており、ベクトルユニット５１１から入力され
るリクエストは、各人力ポートに取り込まれる。各入力
ポートにリクエストがセットされると、このセットされ
たリクエストに対して競合制御が行われる。従って、エ
レメントの順序が保証できるリクエストは該当する入力
ポートにセットし、エレメントの順序が保証できないリ
クエストは該当する入力ポートへのセットを保留する。

ポインタＰは、入力ボートＡ−Ｄの何れかを指し示すこ
とにより、リクエストのセットに関する各入力ポートの
優先順位を示すためのものである。

また、同図（′ｂ）において、サイクルＯ〜３は記憶制
御装置５２１における順序制御の動作周期に対応してお
り、入ボートＡ、−Ｄに対応した「Ｏ」〜「１０ｊの各
番号がエレメント番号を示している。

また、「○」は対応する入力ポートにリクエストが受は
付けされた（セットされた）状態を、「×」は対応する
入力ポートへのリクエストの受は付けが保留された状態
（アクセス先が競合している状態）をそれぞれ示してい
る。

入力ボートＡ−Ｄのそれぞれは、エレメント番号４ｎ、
４ｎ＋１．４ｎ＋２．４ｎ＋３　（ｎ＝０１・・・）の
各リクエストが入力されるものとし、各サイクルにおけ
る制御動作を以下に説明する。

■サイクルＯ： 先ず、４つの入力ボートＡ−Ｄのそれぞれに、エレメン
ト番号「０」〜「３」の各リクエストが入力されセット
される。各リクエストに対する競合制御の結果、エレメ
ント番号「０ノ及び「２」のリクエストについてアクセ
スが許可されと、ポインタＰによって入力ボートＡが指
し示される。

このポインタＰは、最も優先順位の高いすなわち最もエ
レメント番号が大きなリクエストを受は付けることがで
きる入力ポートを示している。従って、入力ボートＡに
次に入力されるエレメント番号ｒ４．のリクエストが最
もエレメント番号の大きなリクエストであり、入力ポー
トＣに次に人力されるエレメント番号「６」のリクエス
トの受は付けは保留される。

■サイクル１： 次に、ポインタＰを参照しながら各人カポ−トに対する
リクエストのセットが行われる。サイクル０でポインタ
Ｐは入力ボートＡを指し示しているため、この入力ポー
トタＡにエレメント番号「４」のリクエストがセットさ
れる。

各入力ポートにセットされたリクエストに対する競合制
御の結果、エレメント番号「１」及び「４」のリクエス
トについてアクセスが許可されると、ポインタＰは更新
され、入力ボートＢを指し示す。

■サイクル２： ポインタＰは入力ボートＢを指し示しているため、この
人力ボートＢにエレメント番号「５」のリクエストがセ
ットされる。また、入力ボートＣもリクエストを受は付
は可能な状態になっているためポインタＰが更新され、
入力ボートＣにエレメント番号「６」のリクエストが取
り込まれる。

尚、入力ボートＡはエレメント番号「８」のリクエスト
を受は付けることができるが保留された状態にある。

各入力ポートに取り込まれたリクエストに対する競合制
御の結果、エレメント番号ｒ３．．ｒ５」及び「６Ｊの
リクエストについてアクセスが許可されると、ポインタ
Ｐは更新され、入力ボートＤを指し示す。

〔発明が解決しようとする課題〕

このような計算機システムの処理能力すなわち並列に処
理するエレメント数を大きくする方法として、ベクトル
ユニット５１１．記憶制御装置５２１等を複数個備えた
マルチプロセッサ構成とする方法がある。処理能力が４
エレメント／τ（τは１マシンサイクル）のベクトルユ
ニット５１１を２台備えることにより８エレメント／τ
の計算機システムが実現できる。従って、共通のベクト
ルユニット５１１を使用することによって、処理能力が
異なる多種の計算機システムを構築することが可能にな
り、装置の共用化によるコストダウン等のメリットを享
受することができる。

Claims (1)

【特許請求の範囲】
1. （１）少なくとも１つの主記憶装置（１１１）と、１つ
   ないし複数のエレメントを処理単位とし、各エレメント
   に対応したリクエストを出力する少なくとも１つのベク
   トル処理装置（１２１）と、このベクトル処理装置（１
   ２１）から出力されたリクエストに基づいて、前記主記
   憶装置（１１１）のアクセスの順序制御を行う記憶制御
   装置（１３１）とを有する主記憶制御方式において、 前記記憶制御装置（１３１）は、前記エレメントの順序
   性を指示する複数の第１指示子（１４１）と、この複数
   の第１指示子（１４１）相互の順序性を指示する少なく
   とも１つの第２指示子（１５１）とを備え、 前記第１指示子（１４１）及び第２指示子（１５１）を
   組み合わせて、前記ベクトル処理装置（１２１）から出
   力されるエレメントの順序制御を行うことを特徴とする
   主記憶制御方式。