JPH0683316A - イメージディスプレイ装置及びビデオｒａｍチップ - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、面積を低減させたビデオＲ
ＡＭを有するグラフィックディスプレイ／イメージ処理
装置を提供することにある。 【構成】 本発明のイメージディスプレイ装置は、デー
タプロセッサと、データを、イメージの少なくとも一部
を表す逐次シーケンスとして生成するビデオソースと、
数行及びＮ列に配置されたメモリセルの配列を含むメモ
リと、データプロセッサ、ビデオソース及びデータ記憶
配列に相互接続されており且つＮ／２個の記憶エレメン
トを備えているデータレジスタとからなり、該データレ
ジスタが、データを、アドレスされた行に並列に且つ列
アドレスの下半部又は列アドレスの上半部を備えたメモ
リセルに選択的に書き込むことができるように構成され
ている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、グラフィックディスプ
レイ／イメージ処理装置（画像処理装置）に関し、より
詳しくは、ビデオＲＡＭ（Random Access Memory）に逐
次アクセスできるレジスタを備えたビデオＲＡＭを有す
るグラフィックディスプレイ／イメージ処理装置に関す
る。

【０００２】

【従来の技術】グラフィックディスプレイ装置において
は、データ処理装置及び／又はイメージ処理装置が、ビ
デオディスプレイ又はプロッタの所望のイメージ等を表
すデータを生成する。データ処理装置からのデータは、
幾つかの行列に配置されたダイナミックメモリセルの配
列を備えたメモリに書き込まれる。メモリセルに書き込
み且つメモリセルから読み取るためのアドレスに応答し
てこのセルを選択する行ライン及び列ラインがある。こ
れらの行ライン及び列ラインは、データ処理装置により
メモリの行／列選択回路に入力されるアドレスにより識
別され且つアクセスされる。行アドレスは、データ処理
装置がメモリセル配列の行にアクセスすることを可能に
する。同様に、列アドレスは、データ処理装置がメモリ
セル配列の列にアクセスすることを可能にする。選択さ
れた単一のメモリにランダムアクセスできるようにする
ため、メモリの行選択回路及び列選択回路には、行アド
レス及び列アドレスの両方が入力される。データは、ビ
ットラインを介して、選択されたメモリセルに書き込ま
れ又は読み取られる。書込み又は読取りの並列演算がで
きるようにするため、選択された行アドレス及び配列の
全ての列にアクセスする信号がメモリに入力される。こ
れらの選択された行のメモリセルの各々が、別のビット
ライン（各ビットラインはメモリセルの別々の列に関連
している）を介してデータを転送する。

【０００３】メモリセルの配列に関連してデータレジス
タがあり、該データレジスタは、メモリ配列の各行にお
けるメモリセルと同様に多数の記憶エレメントを有して
いる。すなわち、データレジスタは、メモリ配列におけ
るメモリセルの各列に関連した別々の記憶エレメントを
有している。このデータレジスタは、ビデオソースによ
り作られたデータの逐次シーケンスを受け且つ該データ
を一時的に記憶しておくための装置である。記憶された
このデータは、その後、並列のデータレジスタから転送
され且つメモリ配列の選択された行の全てのメモリセル
に並列に書き込まれる。このような書込み演算は、逐次
書込み演算と呼ばれている。また、データレジスタは、
メモリ配列の任意の選択された行のメモリセルから読み
取られたデータを受けるための装置でもある。このメモ
リ配列から読み取られたデータはデータレジスタに並列
に転送され、該データレジスタに一時的に記憶される。
その後、このデータは、逐次シーケンスで、データレジ
スタからディスプレイ装置に送られる。この読取り演算
は、逐次読取り演算と呼ばれている。

【０００４】ディスプレイ装置は、データレジスタから
データの逐次シーケンスを受けて、該データを人が見る
ことのできる所望のイメージに系統化できる任意の装置
でよい。読取り演算を容易化する目的で、メモリ配列の
列アドレスを上半部アドレスと下半部アドレスとに分割
することは知られている。また、データレジスタを同様
に半分に分割し、それらの各半部をメモリ配列の上半部
アドレス又は下半部アドレスに関連させることも知られ
ている。このようにメモリ配列及びデータレジスタを分
割することにより、メモリ配列から読み取られた逐次デ
ータを、イメージがディスプレイ装置に表示されるとき
にいかなるフリッカ（ちらつき）も生じさせないビデオ
信号に変換できるように、グラフィックディスプレイ装
置を設計することが可能になる。

【０００５】グラフィックディスプレイ装置の設計は、
集積回路チップの個数及びコスト、これらのチップのレ
イアウト及び相互連結の複雑さ及びコスト、及びグラフ
ィックディスプレイ装置を制御するソフトウェアのコス
ト等を含む多くのファクタに基づいている。必要な機能
が得られる低コストの半導体チップを選択するには常に
困難性があり、従って、半導体産業の現在の困難性は、
同じ又は同等の機能を有する新しい種々の半導体チップ
をより低コストで設計し且つ製造することである。一般
に、半導体チップのコストはチップの面積により変化す
る。

【０００６】寸法縮小技術を用いないでチップ面積を小
さくするため、チップについて現に用いられている幾つ
かの回路は省略しなければならないか、他の簡単な回路
と取り替えなければならない。しかしながら、従来技術
の装置の作動にとって重要であると考えられている回路
を省略することは本質的な問題をもたらす。

【０００７】

【発明が解決しようとする課題】ビデオＲＡＭ半導体チ
ップの面積の使用を再吟味して、本発明者は、メモリセ
ルの配列がチップ面積の大きな部分を占めていることに
気付いた。一般に、メモリセルのこのような配列は、そ
れらの完全性のために必要であり、いかなる部分をも省
略することはできない。メモリチップの面積の他の大部
分は、メモリへの逐次アクセスに使用されるデータレジ
スタにより占められている。問題は、設計の複雑さ、ビ
デオＲＡＭチップの作動、又はグラフィックディスプレ
イ装置全体の作動を増大させることなくデータレジスタ
により占拠されるメモリチップの面積を低減させること
である。

【０００８】

【課題を解決するための手段】上記問題及び他の問題
は、次のような構成の本発明のグラフィックディスプレ
イ装置、すなわち、イメージの少なくとも一部を表すデ
ータ、該データのメモリアドレス、及びイメージディス
プレイ装置の制御信号を生成するデータプロセッサを有
するグラフィックディスプレイ装置により解決される。
ビデオソースは、イメージの少なくとも一部を表す逐次
データのシーケンスを生成する。メモリは、数行及びＮ
列に配置されたメモリセルの配列を含んでおり、各メモ
リセルには１行及び１列のアドレスが割り当てられてい
る。データプロセッサ、ビデオソース及びメモリセルの
配列と相互接続されたデータレジスタは、Ｎ／２個の記
憶エレメントを備えている。該データレジスタは、制御
信号と、ビデオソースから受けたデータの逐次シーケン
スに応答して、データをデータレジスタに記憶させる。
その後、メモリアドレス及び制御信号に応答して、当該
データは、アドレスされた行に並列に且つメモリセルの
配列の列アドレスの下半部内又は列アドレスの上半部内
のメモリセルに選択的に書き込まれる。

【０００９】また、本発明のグラフィックディスプレイ
装置は、逐次シーケンスで前記データを送るデータレジ
スタに並列にメモリセルの配列からデータを読み取り、
該データをビデオ信号に変換してディスプレイ装置上に
所望のイメージを創出することができるように構成され
ている。本発明のグラフィックディスプレイ装置内で使
用されるビデオＲＡＭチップは、数行及びＮ列に沿って
配置されたメモリセルの配列を有しており、行及び列の
両者が明確なアドレスを備えている。メモリセルの行
は、下半部のアドレスと上半部のアドレスとに分割され
ている。データレジスタは、データのシーケンスを記憶
するためのＮ／２個のみの記憶エレメントを備えてい
る。データレジスタとメモリセルの配列との間にはＮ個
の転送ゲートが配置されていて、データレジスタの記憶
エレメントを、列アドレスの下半部又は列アドレスの上
半部に選択的に接続している。メモリに入力される各列
アドレスの一部は、補助アドレスレジスタに記憶され
る。列アドレスの記憶された部分及び転送クロック信号
に応答して、回路は、Ｎ／２個の転送ゲートを介して、
データレジスタのＮ／２個の記憶エレメントから、配列
の行の下半部の列アドレス又は上半部の列アドレスへの
選択的な書込みを制御する書込み転送信号を創出する。

【００１０】本願に開示する構成の長所は、従来のビデ
オＲＡＭにこれまで使用されているデータレジスタ記憶
エレメントの１／２を、もはやビデオＲＡＭチップにと
って不要にできることである。これに比例して半導体チ
ップの面積を省略でき、従ってチップ面積及びコストを
低減することができる。上記チップ面積及びコストの低
減は、グラフィックディスプレイ装置の複雑さ及びコス
トを増大させることなく達成される。グラフィックディ
スプレイ装置の設計及び作動に極く僅かな変更のみが必
要とされるけれども、これらの変更は、装置のハードウ
ェアではなくソフトウェアの変更により対処することが
できる。

【００１１】

【実施例】本発明は、添付図面に関連して述べる以下の
詳細な説明により、一層良く理解されるであろう。図１
には、情報を表すためのグラフィックディスプレイ構成
を備えたデータ処理装置１００のブロック図が示されて
いる。1989年４月２７日付米国特許出願第346,388 号に
は、図１のデータ処理装置１００の構成及び演算につい
てのより完全な説明がなされている。この米国特許出願
を、参考としてここに導入する。

【００１２】データ処理装置１００は、ホスト処理装置
１０２、グラフィック処理装置１０３、ビデオソース９
９、ビデオＲＡＭ１０５、シフトレジスタ１０７、ビデ
オパレット１０８、デジタル／ビデオ変換器１１０、及
びビデオディスプレイ１１２を有している。ホスト処理
装置１０２は、データ処理装置１００の計算処理上の主
能力を与えるものであり、プロセッサ（処理装置）、入
力装置、長期記憶装置、ＲＯＭ（Read Only Memory）、
ＲＡＭ（Random Access Memory）、及び完全コンピュー
タシステムを形成する関連周辺装置を備えている。ホス
ト処理装置１０２の構成及び作動は慣用的なものであ
る。その処理機能の結果として、ホスト処理装置１０２
は、ユーザのための所望のグラフィックイメージをスク
リーン上に表示すべき内容を制御する。

【００１３】ビデオソース９９は逐次データのシーケン
スを生成する。このシーケンスは所望のイメージに関す
るものであり、ビデオデータバス１１８を介してビデオ
ＲＡＭ１０５に入力される。ビデオソース９９又はグラ
フィック処理装置１０３からビデオＲＡＭ１０５へのデ
ータ転送を順序立てて並べる（コーディネートする）制
御信号は、リード線１１９により伝達される。

【００１４】グラフィック処理装置１０３は、スクリー
ン上に表示すべき所望のグラフィックイメージ情報を創
出するための主データ操作をする。グラフィック処理装
置１０３は、ホストバス１０１を介してホスト処理装置
１０２に可逆的に接続されている。図１の構成において
は、グラフィック処理装置１０３はホスト処理装置１０
２から独立して作動するが、ホスト処理装置１０２から
の要求には応答する。また、グラフィック処理装置１０
３は、可逆メモリバス１０４を介してビデオＲＡＭ１０
５及びビデオパレット１０８とも通信する。ＲＡＭ１０
５に記憶すべきデータは、グラフィック処理装置１０３
により制御される。グラフィック処理装置１０３は、Ｒ
ＡＭ又はＲＯＭに記憶されたプログラムにより、部分的
又は全体的に制御してもよい。ＲＯＭには種々の形式の
グラフィックイメージデータを記憶させることができ
る。グラフィック処理装置１０３は、ビデオＲＡＭ１０
５又はＲＯＭからのそのようなグラフィックイメージデ
ータを検索し、該グラフィックイメージデータを処理し
て、その結果をビデオＲＡＭ１０５に記憶させる。

【００１５】また、グラフィック処理装置１０３は、ビ
デオパレット１０８内に記憶されたデータを制御すると
共に、ビデオ制御バス１１６を介してデジタル／ビデオ
変換器１１０の作動を制御する。更に、グラフィック処
理装置１０３は、ビデオ制御バス１１６を介してデジタ
ル／ビデオ変換器１１０を制御することにより、ライン
長さと、ビデオイメージのフレーム当たりのライン数と
を制御することができる。

【００１６】重要なことは、グラフィックディスプレイ
情報が並列フォーマット又は逐次シーケンスでメモリに
伝達されているか否かに係わらず、グラフィックディス
プレイ情報をビデオＲＡＭ１０５のどこに記憶させるか
をグラフィック処理装置１０３が決定し且つ制御するこ
とである。その後、ビデオＲＡＭ１０５からの逐次読取
りを行う間に、グラフィック処理装置１０３は、読取り
シーケンスと、データが読み取られるアドレスと、ビデ
オディスプレイ１１２上に所望のグラフィックイメージ
を創出するのに要求される制御情報とを決定する。

【００１７】ＲＡＭ１０５は、ユーザに表示すべき所望
のイメージを表すビットマップデータを記憶する。ＲＡ
Ｍ１０５から、シフトレジスタ１０７、ビデオパレット
１０８及びデジタル／ビデオ変換器１１０を介してビデ
オディスプレイ１１２にデータを表示する制御は、グラ
フィック処理装置１０３により行われる。ＲＡＭ１０５
からのビデオデータ出力は、ビデオデータバス１１８を
介してシフトレジスタ１０７に伝達され、該シフトレジ
スタ１０７においてディスプレイビット流にアセンブル
される。

【００１８】ＲＡＭ１０５の一般的な構成によれば、幾
つかの別々のＲＡＭ配列のバンクがある。逐次読取り演
算中、情報のビットは、各メモリ配列から逐次ビット流
として連続的に読み取られる。幾つかの別々のメモリ配
列が配置されていて、各メモリ配列から同時にビットが
読み取られるようになっている。シフトレジスタ１０７
は、複数のビット流をディスプレイビット流にインター
リーブし、バス１２０を介してビデオパレット１０８に
伝達する。

【００１９】グラフィック処理装置１０３からの情報を
制御して、ビデオパレット１０８は、シフトレジスタ１
０７から受けたデータを、バス１２５のデジタルビデオ
信号に変換する。この変換は参照用テーブルを介して達
成される。ビデオパレット１０８からのデジタルビデオ
信号には、色情報、彩度情報及び輝度情報を含めること
ができる。

【００２０】デジタル／ビデオ変換器１１０は、ビデオ
パレット１０８からのデジタルビデオ情報を受け、該デ
ジタルビデオ情報を、ビデオ制御バス１１６を介して受
けた信号による制御の下でアナログビデオ信号に変換す
る。このアナログビデオ信号は、出力ビデオ信号ライン
１２７を介してビデオディスプレイ１１２に入力され
る。水平ライン当たりの画素数及びディスプレイのフレ
ーム当たりのライン数がグラフィック処理装置１０３に
より決定される。また、同期信号、リトレース信号及び
ブランキング信号もグラフィック処理装置１０３により
制御される。これらの制御信号は、互いに協働して、ビ
デオディスプレイ１１２に送られる所望のビデオ信号の
内容を特定する。

【００２１】ビデオディスプレイ１１２は、所望のビデ
オイメージを処理して、ユーザが見ることができるよう
にする。このために、２つの技術が広く使用されてい
る。第１の技術は、各画素の色相及び彩度に関してビデ
オデータを特定する技術であり、第２の技術は、各画素
についての赤、青及び緑の色レベルを特定する技術であ
る。ビデオパレット１０８、デジタル／ビデオ変換器１
１０及びビデオディスプレイ１１２は、選択された技術
と互換性をもつように設計し且つ製造する必要がある。

【００２２】図２には、従来技術のビデオＲＡＭ２００
として設計されたＭＯＳ（金属酸化膜半導体）のレイア
ウトの概略が示されている。このＲＡＭ２００は、メモ
リセルの４つの配列２０１、２０２、２０３、２０４を
有している。これらの配列にはセンスアンプ２０８、２
０９の群が関連している。これらのセンスアンプ群は、
センスアンプ２０８、２０９へのメモリセルのビットラ
インカップリング列を介して、メモリセルからのデータ
ビットを読み取るのに使用される。メモリセルの各配列
には、データレジスタ及び一群の転送ゲート２１１、２
１２、２１３、２１４も関連していて、メモリセルの行
からのデータをデータレジスタに選択的に接続するよう
になっている。これらのレジスタ及び転送ゲート２１
１、２１２、２１３、２１４は、それぞれ、配列２０
１、２０２、２０３、２０４と関連している。代表的な
データレジスタは、従来技術の構成に使用されているよ
うに、メモリセルの関連配列におけるメモリセルの各列
について１つの記憶エレメントを備えている。

【００２３】図３には、本発明の図示の実施例を組み込
んだビデオＲＡＭを代表するＭＯＳチップのレイアウト
の概略が示されている。センスアンプ３０８、３０９の
群を備えたメモリセルの４つの配列３０１、３０２、３
０３、３０４が設けられている。図３の各配列におい
て、１行当たりのメモリセルの個数（すなわち、メモリ
セルの列の数）は、図２の例と同じである。データレジ
スタ及び転送ゲート３１１、３１２、３１３、３１４
は、それぞれ、配列３０１、３０２、３０３、３０４と
関連している。

【００２４】注目すべきは、図３のレイアウトにおける
データレジスタ及び転送ゲートの群の方が、図２のレイ
アウトにおけるデータレジスタ及び転送ゲートの群より
も実質的に小さな面積をカバーしていることである。面
積のこの低減は、図３の各データレジスタに使用される
記憶エレメントの個数が、図２の各データレジスタに使
用された記憶エレメントの個数の１／２であることによ
る。メモリセルの列は、アドレスにより下半部アドレス
と上半部アドレスとに分割されている。各データレジス
タは、関連するメモリ配列におけるメモリセルにある多
数の記憶エレメントの１／２を備えているに過ぎない。
従来技術の構成に比べて、図３の実施例は、データレジ
スタの記憶エレメントの個数をこのように減少できるた
め、ＭＯＳチップの面積及びコストをも比例して低減す
ることができる。

【００２５】図４及び図５には、集積回路チップとして
作られた本発明によるビデオＲＡＭのブロック図が示さ
れている。この集積回路チップの回路は、並列データ入
力／出力バス１０４によるデータの書込み及び読取りが
行えるように構成されている。データは、行と列とに配
置されたメモリセルの４つの配列１０５−１、１０５−
２、１０５−３、１０５−４に記憶され、これらの４つ
の配列１０５−１、１０５−２、１０５−３、１０５−
４には、行デコーダ１７３−１、１７３−２、１７３−
３、１７３−４及び列デコーダ１７６−１、１７６−
２、１７６−３、１７６−４に入力されるアドレスがア
クセスする。また、この集積回路チップには、逐次デー
タ入力／出力バス１１８、逐次入力／出力バッファ１８
０及びデータバス１１７を介してデータの逐次書込み及
び逐次読取りが行えるように構成された他の回路も配置
されている。

【００２６】図７には、グラフィック処理装置１０３、
ビデオＲＡＭ１０５、逐次レジスタ１０７−１、幾つか
の制御回路、及び相互接続するバス及びリード線からな
る部分的なブロック図が示されている。ビデオＲＡＭ１
０５は、記憶エレメントからなる行及び列をもつ４つの
メモリ配列１０５−１、１０５−２、１０５−３、１０
５−４を備えた一般的なものである。ディスプレイ用の
単一画素を表す情報は、幾つかの情報ビットで構成する
ことができる。

【００２７】図４には、４つのビデオＲＡＭの配列１０
５−１、１０５−２、１０５−３、１０５−４が一団と
なって示されているが、一般性を損なうことなく図面及
び説明の両方を簡単化することを目的として、以下にお
いてはこれらの配列のうちの１つの配列１０５−１につ
いて説明する。１つのメモリ配列及びこれに関連する回
路について図示し且つ説明することは、１つ以上の半導
体チップから一団に構成されている他のメモリ配列にも
適用されることを理解されたい。

【００２８】図１のビデオディスプレイ１１２のスクリ
ーンは、多数の水平ライン（各水平ラインは多数の画素
を備えている）で構成することができる。行／列アドレ
ス情報は、グラフィック処理装置１０３により生成され
る。所望のディスプレイ情報すなわち画素情報は、グラ
フィック処理装置１０３又はビデオソース９９により生
成される。

【００２９】ランダムアクセス書込みが行えるようにす
るため、アドレスレジスタ１０６にはバス１０４を介し
てアドレスが入力され、ＲＡＭ配列１０５−１における
識別された行／列記憶位置にアクセスできるようになっ
ている。各アドレスに記憶させるべきディスプレイデー
タも、バス１０４及びリード線１０９を介してＲＡＭ配
列１０５−１に入力される。グラフィック処理装置１０
３がランダムアクセスアドレス及びディスプレイデータ
を出力すると、ディスプレイデータは、バス１０４を介
して伝達されて、行アクセスを作ることによりＲＡＭ配
列１０５−１に書き込まれ、その後、情報を記憶させる
べき選択された列にアクセスする。

【００３０】ビデオソース９９からＲＡＭ配列１０５−
１への逐次書込みを行うのに、別の構成及び作動を用い
ることができる。先ず、グラフィック処理装置１０３
が、最初のタップアドレスを、初期タップアドレスレジ
スタ１３７及び逐次アドレスカウンタ１３６に送る。次
に、この最初のタップアドレスは、逐次データポインタ
１３５−１に転送され、ここで、逐次データポインタ１
３５−１は多ゲート１５２の１つのタップを示す。デー
タのシーケンスの初期ビットは、この多ゲート１５２の
タップを通って逐次レジスタ１０７−１の記憶エレメン
トに記憶される。その後、逐次クロックパルスが、逐次
アドレスカウンタ１３６に収容されたカウントのＳＣ増
分（SC increment) を行う。ビデオソース９９によりデ
ータの逐次シーケンスが生成され、該逐次シーケンス
は、ビデオデータバス１１７−１を介して多ゲート１５
２（該多ゲート１５２は、逐次レジスタ１０７−１の各
記憶エレメントへの個々のタップを備えている）に伝達
される。カウントを行う間、逐次レジスタ１０７−１の
一連の記憶エレメントにデータのシーケンスが記憶され
る。

【００３１】逐次レジスタ１０７−１にデータの全シー
ケンスが記憶される間、該データを、メモリ配列１０５
−１の選択された半分の行に並列に書き込んで記憶させ
ることができる。逐次レジスタ１０７−１は、セルの長
さすなわちセルの個数の１／２に過ぎないため、マルチ
プレクサ１３０−１は、逐次レジスタ１０７−１に記憶
されたデータのシーケンスを、メモリ配列１０５−１の
選択された行の上半部アドレス又は下半部アドレスに記
憶させるゲートを備えている。

【００３２】書込み回路は、メモリ配列の上半部アドレ
ス又は下半部アドレスのいずれにデータを書き込むべき
かを予め決定することが必要である。図７に示すよう
に、列アドレスの最上桁ビットレジスタ（ＭＳＢ）１６
０が設けられている。この最上桁ビットレジスタ１６０
は、逐次レジスタからメモリ配列にデータが転送される
間のタイムスロットの前のアドレスタイムスロットの間
の最上桁ビットを受け且つ記憶する。従って、転送書込
み演算（transfer write operation) 用に１／２長さの
逐次レジスタを用いる場合には、転送書込み演算を実行
する前の転送サイクルにおいて、最上桁の列アドレスビ
ットＡ_YMSBがグラフィック処理装置により与えられる。
行アドレスは、転送サイクル中で、書込み演算を実行す
るときに与えられる。前の転送サイクル中には最上桁の
列アドレスビットが与えられて、転送作業を容易にす
る。この行アドレスビットは、記憶列のいずれの半分に
書き込むべきかを識別し、残余の行アドレスビットは、
１／２長さの逐次レジスタに書き込む初期トップ（init
ial top)を識別する。

【００３３】この結果、１／２長さの逐次レジスタを備
えた全体的構成は、全長さの逐次レジスタ（該逐次レジ
スタが分割されているか否かに係わらず）を使用する他
の装置とも互換性がある。ユーザは、データの特定シー
ケンスを完了するのに２倍の数の転送書込みを用いなけ
ればならない。図８には、列アドレスの最上桁ビットを
記憶し且つその後にデータを逐次レジスタからメモリ配
列の選択された半分に転送するための回路構成が示され
ている。最初に、幾つかの書込み演算を予想して、グラ
フィック処理装置１０３により列アドレスの最上桁ビッ
トが生成され、該最上桁ビットは、バス１０４を介し
て、装置の列アドレスの半配列選択ストア（half array
selection store、ＨＡＳＳ）に入力される。ＨＡＳＳ
においては、逐次レジスタは、メモリ配列１０５−１の
行の記憶セルの個数の１／２のみの記憶エレメントを備
えている。列アドレスの最上桁ビットＡ_YMSBは、半配列
選択ストアＨＡＳＳにラッチされ、逐次書込み演算を開
始する。列アドレスの残余のビットは、図７の初期タッ
プアドレスレジスタ１３７にラッチされる。初期タップ
アドレスレジスタ１３７に記憶された一部の列アドレス
は、初期タップアドレスレジスタ１３７から逐次アドレ
スカウンタ１３６に入力され且つこれに記憶され、デー
タのビットに書き込むのに逐次レジスタ１０７−１のど
のタップを最初に指定（ポイント）するかを決定する。
その後、データのビットは逐次レジスタ１０７−１の記
憶エレメントのシーケンスに記憶される。ビデオソース
９９により生成されたデータビットは、リード線１１７
−１を介してゲート１５２に入力される。ゲート１５２
は、初期タップアドレスに応答して作動し、逐次レジス
タ１０７−１の初期アドレスに関連する記憶エレメント
にシーケンスの最初のビットを記憶させる。逐次シーケ
ンスのその後のビットは、逐次信号ＣＬＯＣＫによりカ
ウンタデコーダが増分されるとき、逐次レジスタ１０７
−１の記憶エレメントのシーケンシャルな１つの記憶エ
レメントに記憶される。

【００３４】作動の詳細は、図９に関連して述べる作動
についての説明により理解できるであろう。図９には、
メモリ配列１０５−１へのデータの書込みを制御するの
に使用される９つの別々の信号の波形が示されている。
行アクセスストローブ信号（rowaccess strobe signa
l、ＲＡＳ）（補数形（complemented))は、メモリ配列
１０５−１の選択された任意の行へのアクセスのタイミ
ング用クロックである。行アクセスストローブ信号（補
数形）ＣＡＳは、メモリ配列１０５−１の選択された任
意の行へのアクセスのタイミング用クロックであり且つ
逐次読取り演算又は逐次書込み演算についてのアドレス
情報を使用できるタイミング用クロックである。転送制
御信号（transfer control signal 、ＴＲＧ）（補数
形）は、書込み又は読取りのためのメモリ配列１０５−
１と逐次レジスタ１０７−１との間の情報の任意の転送
用クロックである。逐次クロック信号ＣＬＯＣＫは、行
／列アドレッシングが完了するまでは逐次書込みが行わ
れないことを示す。列アドレスデータは、書込みモード
制御サイクル中又は転送書込みサイクル中に、信号ＬＯ
ＡＤにより初期タップレジスタ及び半配列選択ストアＨ
ＡＳＳにラッチされる。その後、データビットのシーケ
ンスの逐次書込みの最初のビットが、リード線１５０及
びゲート１５２を介して、逐次レジスタ１０７−１の選
択された初期タップに関連する記憶エレメントに入力さ
れる。シーケンスの次のビットは、連続する１つの記憶
エレメントに記憶される。逐次書込み演算が続けられる
間、ランダムアクセス書込み演算及びランダムアクセス
読取り演算が行われる。ランダムアクセス書込み演算と
逐次書込み演算とは、互いに分離独立されている。

【００３５】逐次レジスタ１０７−１に全データのシー
ケンスがひとたび記憶されると、そのデータは、メモリ
配列１０５−１のメモリセルの１／２行に並列に書き込
まれる。半配列選択ストアＨＡＳＳに記憶され且つ転送
書込みゲートに連続的に入力されたデータは、該データ
を介して、転送書込み信号ＴＲＷによりクロックされ
る。転送書込みゲートは、２つの群の転送装置の一方又
は他方に交互に信号を入力できるようにする。これによ
り、１／２長さの逐次レジスタ１０７−１に記憶された
データを、メモリ配列１０５−１の１／２の選択された
行に書き込むことが可能になる。

【００３６】メモリ配列１０５−１は、アドレスにより
下半部及び上半部に分割される。このように分割するこ
とにより、メモリ配列１０５−１から図１のビデオディ
スプレイ１１２への読取りが極めて容易に行える。メモ
リ配列１０５−１からの読取りは、ディスプレイのライ
ンにより連続的（シーケンシャリ）に行われる。ラスタ
がディスプレイのラインを走査すると、シーケンスの各
画素についての適当な情報が、ディスプレイスクリーン
上に投映するビームに入力される。グラフィック処理装
置１０３は、メモリ配列１０５−１のメモリセルをアド
レスする順序、マルチプレクサ１３０−１により行われ
る選択、及びビデオディスプレイ１１２に送られる情報
の所望の出力シーケンスを得るために、逐次レジスタ１
０７−１の記憶エレメントから情報を読み取る順序を決
定する。

【００３７】メモリの行は、１／２行すなわち下半部ア
ドレス行及び上半部アドレス行によりアドレスされる。
グラフィック処理装置１０３の制御の下で、マルチプレ
クサ１３０−１は、メモリ配列の下半部又は上半部のい
ずれから読み取られた情報を１／２長さの逐次レジスタ
１０７−１に伝達すべきかを決定する。この情報がひと
たび逐次レジスタ１０７−１に記憶されると、ビデオデ
ィスプレイ１１２にデータの１つ以上のビットを伝達す
ることができる。

【００３８】逐次レジスタ１０７−１から伝達されるべ
き情報の特定部分を決定するため、幾つかのメモリ配列
に共通の付加的な制御回路が設けられている。各記憶エ
レメントの別のタップからは、逐次レジスタ１０７−１
からのデータを読み取ることができる。概念的には、タ
ップは、逐次レジスタ１０７−１の記憶エレメントから
の別々の出力を受けるゲート回路１５２により代表され
るものである。逐次データポインタ１３５は、読取りク
ロック信号ＣＬＯＣＫにより決定される任意のタイムス
ロットの間に、逐次レジスタのどの記憶エレメント出力
をビデオディスプレイ１１２に伝達すべきかを決定す
る。

【００３９】伝達すべき初期画素情報は任意の逐次レジ
スタ位置にあるものでよいので、グラフィック処理装置
１０３は、初期画素情報のアドレスを初期タップレジス
タ１３７にロードする。コンパレータ１４５からのリセ
ット信号を受けると、初期タップレジスタ１３７が初期
画素データのアドレスを逐次アドレスカウンタ１３６に
ロードし、逐次データポインタを生成する。この逐次デ
ータポインタは逐次データポインタ１３５−１に入力さ
れ、これにより、ゲート回路１５２は正しい初期逐次レ
ジスタの記憶エレメントからの情報を伝達できるように
なる。初期画素データのアドレスのローディングは、逐
次データポインタ１３５−１と並列に行ってもよい。

【００４０】その後、一般的に、逐次レジスタ１０７−
１の記憶エレメントに沿って連続的に情報の読取りが行
われる。逐次クロック信号ＳＣにより増分された逐次ア
ドレスカウンタによりアドレスのシーケンスが創出され
る。これらのアドレスは逐次データポインタ１３５−１
に入力され、該逐次データポインタ１３５−１は、初期
タップアドレスと共に開始する各クロックサイクル中に
どのタップをアクセスさせるべきかを決定する。各読取
り演算について逐次アドレスカウンタが信号ＣＬＯＣＫ
により増分されるとき、アドレスのシーケンスが続けら
れる。シーケンスが完了すると、初期タップレジスタ１
３７に新たな初期タップアドレスがロードされる。逐次
データポインタ１３５−１は、ゲート回路１３２が、逐
次レジスタ１０７−１のこの新しい初期タップアドレス
に飛び越す（ジャンプする）ことを可能にする。

【００４１】図８は、メモリ配列１０５−１のいずれか
の半部から１／２長さの逐次レジスタ１０７−１への情
報の読取りに使用されるマルチプレクサ１３０−１の概
略構成を付加的に示すものである。図示のマルチプレク
サ１３０−１は、メモリ配列の上半部の各列又は下半部
の各列を、逐次レジスタの関連する記憶エレメントに接
続する。

【００４２】図１及び図７のグラフィック処理装置１０
３及びビデオソース９９は、グラフィックディスプレイ
用の全ての情報を生成する。グラフィック処理装置１０
３は、任意の時点にどのビットを生成させるべきかとい
うこと、及び当該ビットをＲＡＭ１０５のどこに記憶さ
せるべきかということを知っている。ビットがＲＡＭ１
０５に書き込まれるときの、ビットの書込み順序は重要
でない。重要なことは、各ビットをＲＡＭの所定位置の
記憶エレメントに記憶させることである。

【００４３】情報の完全なスクリーンをＲＡＭ１０５−
１に記憶させた後は、装置は、ＲＡＭからの情報の読取
りを開始して、逐次レジスタ１０７−１を介してビデオ
ディスプレイ１１２に転送することができる。このビデ
オディスプレイ１１２は、良く知られたラスタ走査技術
を使用して、スクリーン上又はＣＲＴ上に情報を表示す
る。この間、グラフィック処理装置１０３は、ＲＡＭを
走査して、ディスプレイへの情報を読み取る。メモリ配
列からの情報は、ラスタビームがスクリーンの所定位置
にディスプレイすべきグラフィック情報を投映する１本
の水平ラインを横切ってスイープ（掃引）するときに、
ラスタビームと順序立てて並べられる。逐次レジスタ１
０７−１がディスプレイ１１２に読み取られる間、情報
の別の１／２行をメモリ配列から逐次レジスタ１０７−
１に転送することができる。各ラインの終了時に、ラス
タは、スクリーンの開始側にリトレースするか或いは戻
り、１本以上のラインは下降する。リトレースの間、情
報はビームから空白化（ブランキング）される。ひとた
びリトレースが完了すると、ラスタはスクリーンの別の
ラインを横切るスイープを開始する。ラスタビームは、
リトレースの前に全スクリーンを横切ってスイープする
ため、メモリ配列から読み取られる情報は、適正なシー
ケンシャル順序でビデオディスプレイ１１２のビームモ
ジュレータに与えられなくてはならない。

【００４４】以上の説明は、本発明の例示的構成及び作
動についてのものである。この例示及びこれから明瞭に
想到し得る他の構成も、本発明の範囲に含まれるものと
考えられる。以上の記載に関連して、以下の各項を開示
する。 １．イメージディスプレイ装置において、イメージの少
なくとも一部を表すデータ、該データのメモリアドレ
ス、及び前記イメージディスプレイ装置の制御信号を生
成するデータプロセッサと、データを、イメージの少な
くとも一部を表す逐次シーケンスとして生成するビデオ
ソースと、数行及びＮ列に配置されたメモリセルの配列
を含むメモリとを有しており、各メモリセルには１行及
び１列のアドレスが割り当てられており、データプロセ
ッサ、ビデオソース及びデータ記憶配列に相互接続され
ており且つＮ／２個の記憶エレメントを備えているデー
タレジスタを更に有しており、該データレジスタが、メ
モリアドレス、制御信号、及びビデオソースからの逐次
シーケンスのデータに応答して、データを受け且つ該デ
ータを、アドレスされた行に並列に且つ列アドレスの下
半部又は列アドレスの上半部を備えたメモリセルに選択
的に書き込むことを特徴とするイメージディスプレイ装
置。

【００４５】２．前記データ記憶配列からのデータを受
けるように配置されたディスプレイ装置と、該ディスプ
レイ装置に相互接続されており且つ前記データプロセッ
サからの信号を制御すべく応答するデータレジスタであ
って、メモリ配列の行から並列に且つ列アドレスの下半
部又は列アドレスの上半部から選択的に読み取られたデ
ータを受け、該データをディスプレイ装置に送るデータ
レジスタとを更に有していることを特徴とする上記項１
に記載のイメージディスプレイ装置。

【００４６】３．前記データレジスタが逐次レジスタで
あることを特徴とする上記項２に記載のイメージディス
プレイ装置。 ４．ビデオＲＡＭチップにおいて、数行及びＮ列に配置
されたメモリセルの配列を有しており、各行及び列が明
確なアドレスを備えており、メモリセルの行が下半部の
列アドレスの群と上半部の列アドレスの群とに分割され
ており、データのシーケンスを記憶するためのＮ／２個
のみの記憶エレメントを備えたデータレジスタと、前記
データレジスタのＮ／２個の記憶エレメントと前記メモ
リセルの配列との間に介在されたＮ個の転送ゲートとを
有しており、Ｎ／２個の転送ゲートの第１群が、データ
レジスタのＮ／２個の記憶エレメントの各々を別々に前
記列アドレスの下半部の別々の列に接続し、Ｎ／２個の
転送ゲートの第２群が、データレジスタのＮ／２個の記
憶エレメントの各々を別々に前記列アドレスの上半部の
別々の列に接続し、各列アドレスの一部を記憶する補助
アドレスレジスタと、第１列アドレス及び転送クロック
信号の一部に応答する回路であって、データを、選択的
に第１のＮ／２個の転送ゲート又は第２のＮ／２個の転
送ゲートを介して、データレジスタのＮ／２個の記憶エ
レメントから、配列の行の下半部の列アドレス又は上半
部の列アドレスのメモリセルへの書込みを制御する書込
み転送信号を創出する回路とを更に有していることを特
徴とするビデオＲＡＭチップ。

【００４７】５．前記データレジスタが、制御信号及び
受けた逐次データに応答して、この受けた逐次データを
記憶し、前記データレジスタ及びメモリセルの配列が、
第２列アドレスの一部に応答して信号を制御し、且つ前
記データプロセッサから受けた行アドレスに応答して、
配列のアドレスされた行における列アドレスの下半部又
は列アドレスの上半部のメモリセルに記憶されたデータ
をデータレジスタに転送することを特徴とする上記項４
に記載のビデオＲＡＭチップ。

【００４８】６．前記データレジスタが逐次レジスタで
あり、前記第１列アドレスの一部が前記第１列アドレス
の最上桁ビットであり、前記第２列アドレスの一部が前
記第２列アドレスの最上桁ビットであることを特徴とす
る上記項５に記載のビデオＲＡＭチップ。 ７．イメージディスプレイ装置において、イメージの少
なくとも一部、データのメモリアドレス及び前記イメー
ジディスプレイ装置の制御信号を表すデータを生成する
データプロセッサと、イメージの少なくとも一部を表す
データの逐次シーケンスを創出するビデオソースと、数
行及び数列に配置されたメモリセルを備えたデータ記憶
配列と、データプロセッサ及びデータ記憶配列に相互接
続されており且つデータ記憶配列の１つの行におけるメ
モリセルの個数の１／２個のみの記憶エレメントを備え
ている逐次レジスタとを有しており、該逐次レジスタ
が、逐次シーケンスのビデオソースからのデータを受け
て、該データを、データ記憶配列の行アドレスの下半部
又は行アドレスの上半部に転送するように配置されてい
ることを特徴とするイメージディスプレイ装置。

【００４９】８．前記データ記憶配置からのデータを受
けるディスプレイ装置と、該ディスプレイ装置に相互接
続されており且つ前記データプロセッサからの制御信号
に応答する逐次レジスタであって、下半部の行アドレス
又は上半部の行アドレスから選択的にデータを受け且つ
前記データ記憶配列から受けたデータを送る逐次レジス
タとを更に有していることを特徴とする上記項７に記載
のイメージディスプレイ装置。

【００５０】９．ビデオＲＡＭチップにおいて、数行及
びＮ列に配置されたメモリセルの配列を有しており、メ
モリセルの行が下半部の列アドレスと上半部の列アドレ
スとに分割されており、データのシーケンスを記憶する
ためのＮ／２個のみの記憶エレメントを備えた逐次レジ
スタと、前記逐次レジスタの記憶エレメントと前記メモ
リセルの配列のＮ個の列との間に介在されたＮ個の転送
ゲートとを有しており、第１のＮ／２個の転送ゲート
が、逐次レジスタの記憶エレメントを下半部の列アドレ
スに接続し、第２のＮ／２個の転送ゲートが、逐次レジ
スタの記憶エレメントを上半部の列アドレスに接続し、
列アドレスの一部を記憶するレジスタと、列アドレス及
び転送クロック信号の一部に応答する回路であって、逐
次レジスタの記憶エレメントから、第１のＮ／２個の転
送ゲート又は第２のＮ／２個の転送ゲートを介して、メ
モリセルの配列のＮ／２個のメモリセルへの書込みを制
御する書込み転送信号を創出する回路とを更に有してい
ることを特徴とするビデオＲＡＭチップ。

【００５１】10. 本発明のグラフィックディスプレイ装
置は、イメージを表すデータを生成するデータプロセッ
サ及びビデオソース（９９）と、データを記憶するメモ
リアドレスと、グラフィックディスプレイ装置の制御信
号とを有している。メモリ（１０５）は、数行及びＮ列
に配置されたメモリセルの配列を含んでおり、各メモリ
セルには１行及び１列のアドレスが割り当てられてお
り、データプロセッサ、ビデオソース及びメモリセルの
配列に相互接続されたデータレジスタ（１０７）は、Ｎ
／２個の記憶エレメントを備えている。データレジスタ
（１０７）は、制御信号と、ビデオソース（９９）から
受けたデータの逐次シーケンスに応答して、該データの
シーケンスを記憶する。その後、メモリアドレス及び制
御信号に応答して、当該データは、アドレスされた行に
並列に且つ列アドレスの下半部内又は列アドレスの上半
部内のメモリセルに選択的に書き込まれる。また、本発
明のグラフィックディスプレイ装置は、逐次シーケンス
で前記データを送るデータレジスタに並列に、メモリセ
ルの配列からデータを読み取り、該データをビデオ信号
に変換してディスプレイ装置上に所望のイメージを創出
することができるように構成されている。

【図面の簡単な説明】

【図１】本発明のグラフィックディスプレイ装置のブロ
ック図である。

【図２】従来技術によるビデオＲＡＭ集積回路チップの
レイアウトを示す図面である。

【図３】本発明の図示の実施例の特徴を組み込んだビデ
オＲＡＭ集積回路チップのレイアウトを示す図面であ
る。

【図４】図６に示すように一体化したときの、例示のビ
デオＲＡＭのブロック図を示すものである。

【図５】図６に示すように一体化したときの、例示のビ
デオＲＡＭのブロック図を示すものである。

【図６】図４の構成と図６の構成とを一体化した構成を
示す概略図である。

【図７】本発明のグラフィックディスプレイ装置の一部
のブロック図である。

【図８】メモリ配列の１／２長さの逐次レジスタとセル
との間にデータを転送する論理回路を示す図面である。

【図９】データを逐次レジスタからメモリ配列に書き込
むためのタイミング図を示す図面である。

【符号の説明】

９９ ビデオソース １００ データ処理装置 １０１ ホストバス １０２ ホスト処理装置 １０３ グラフィック処理装置 １０４ 可逆メモリバス（並列データ入力／出力バス） １０５ ビデオＲＡＭ １０５−１〜４ メモリセルの配列 １０７ シフトレジスタ １０７−１〜４ 逐次レジスタ １０８ ビデオパレット １１０ デジタル／ビデオ変換器 １１２ ビデオディスプレイ １１６ ビデオ制御バス １１７ データバス １１８ ビデオデータバス（逐次データ入力／出力バ
ス） １２０ バス １２５ バス １２７ 出力ビデオ信号ライン １３０−１〜４ 転送ゲート及びマルチプレクサ １３５−１〜４ 逐次データポインタ １３６ 逐次アドレスカウンタ １７３−１〜４ 行デコーダ １７６−１〜４ 列デコーダ １８０ 逐次入力／出力バッファ ３０１ メモリセルの配列 ３０２ メモリセルの配列 ３０３ メモリセルの配列 ３０４ メモリセルの配列 ３０８ センスアンプ ３０９ センスアンプ ３１１ データレジスタ及び転送ゲート ３１２ データレジスタ及び転送ゲート ３１３ データレジスタ及び転送ゲート ３１４ データレジスタ及び転送ゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 イメージディスプレイ装置において、 イメージの少なくとも一部を表すデータ、該データのメ
   モリアドレス、及び前記イメージディスプレイ装置の制
   御信号を生成するデータプロセッサと、 データを、イメージの少なくとも一部を表す逐次シーケ
   ンスとして生成するビデオソースと、 数行及びＮ列に配置されたメモリセルの配列を含むメモ
   リとを有しており、各メモリセルには１行及び１列のア
   ドレスが割り当てられており、 データプロセッサ、ビデオソース及びデータ記憶配列に
   相互接続されており且つＮ／２個の記憶エレメントを備
   えているデータレジスタを更に有しており、該データレ
   ジスタが、メモリアドレス、制御信号、及びビデオソー
   スからの逐次シーケンスのデータに応答して、データを
   受け且つ該データを、アドレスされた行に並列に且つ列
   アドレスの下半部又は列アドレスの上半部を備えたメモ
   リセルに選択的に書き込むことを特徴とするイメージデ
   ィスプレイ装置。