JPH0369225A - データ部検出回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ファクシミリ伝送における同期信号発生装置
に使用されるデータ部検出回路装置に関する。

［従来の技術とその課題］ ファクシミリ伝送において、伝送される信号はデータと
フラグとより構成されるが、供給される信号より特定パ
ターンであるフラグを分離するフラグ検出回路は、供給
される信号をビット毎に取り込み、予め設定されたフラ
グパターンと比較して上記信号よりフラグのみを分離す
る。

ところが、上記信号内にフラグが複数含まれる場合、フ
ラグをデータとして取り込まないように予め信号内に含
まれるフラグ数を設定し、データとフラグとの境界を検
出するのにフラグの検出回数をカウントすることでデー
タとフラグとの区別を行っていた。したがって、供給さ
れる信号に対して同期信号を発生させることができるの
は、フラグ数が予め設定された上記信号のみとなり、そ
の他の場合には同期信号を発生することができないとい
う問題点があった。

本発明はこのような問題点を解決するためになされたも
ので、いずれの入力信号に対してでも同期信号が発生可
能なデータ部検出回路装置を提供することを目的とする
。

［課題を解決するための手段］ 本発明は、受信データよりフラグを検出し、所定ビット
長のパルス信号を送出するフラグ検出回路と、 上記フラグ検出回路が送出するパルス信号にてリセット
されフラグの終了から所定期間後に復帰する信号を送出
する同期信号発生回路と、受信データをフラグのビット
数に応じた期間遅延させる遅延回路と、を備えたことを
特徴とする。

［作用］ フラグ検出回路は、受信データ内よりフラグを検出する
ことで所定ビット長のパルス信号を送出し、該パルス信
号が供給されることで同期信号発生回路は、同期信号を
発生する。遅延回路は、上記受信データを所定期間遅延
させることで上記同期信号と同期した受信データ信号と
する。

［実施例コ 本発明のデータ部検出回路装置の一実施例を示す第１図
において、ファクシミリ伝送にて供給される受信データ
よりフラグを検出し、フラグが検出されると１ビツト長
のパルス信号を送出する検出回路ｌの出力側は、検出回
路ｌよりパルス信号が供給されている間はロー（Ｌ）レ
ベルの信号を送出し、検出回路ｌよりパルス信号の供給
がなくなった時点よりフラグビット数分遅れてハイ（Ｈ
）レベルの信号を送出する同期信号発生回路２に接続さ
れる。同期信号発生回路２の出力側は、クロック信号が
他の入力端子に供給されるＡＮＤ回路５の他の入力端子
に接続され、ＡＮＤ回路５の出力側はＤ−フリップフロ
ップ回路（園内ではＤ−ＦＦと記す）４のクロック端子
に接続される。

又、遅延回路３は、受信データが供給され、受信データ
に含まれるフラグビット数より、検出回路１が送出する
パルス信号の１ビツトを差し引いた期間のみ該受信デー
タを遅延して送出する回路であり、遅延回路３の出力側
は、Ｄ−フリップフロップ回路４のデータ入力端子に接
続される。Ｄ−フリップフロップ回路４は、遅延回路３
より送出されるデータ部とフラグとが存在する受信デー
タよりフラグを除いた信号を送出するための回路である
。

尚、第２図に示すように、検出回路１は、８ビノトの信
号をパラレルに送出するシフトレジスタ１ａと、このシ
フトレジスタ１ａより供給される信号に基づいて論理動
作を行うＡＮＤ回路１ｂとから構成され、シフトレジス
タ１ａより送出される最上位ビット及び最下位ビットの
データはインバータＩＣを介してＡＮＤ回路１ｂに送出
される。

よって検出回路ｌは、受信データがｏｔｔｔｘｔｌＯの
ときのみＨレベルの信号を送出するものである。又、同
期信号発生回路２は４ビツトカウンタにて構成され、検
出回路１の出力側は上記カウンタのリセット端子に接続
されている。又、遅延回路３は７ビツトシフトレジスタ
より構成されている。

このように構成されるデータ部検出回路の動作を第３図
を参照し以下に説明する。

第３図アに示すような受信データが検出回路ｌのシフト
レジスタ１ａに供給された場合、上述したように受信デ
ータが０１１１１１１０のとき検出回路１は、第３図イ
に示すように、１ビツト長のＨレベルのパルス信号１０
を送出する。検出回路１よりパルス信号１０が送出され
ることで、同期信号発生回路２を構成するカウンタの出
力信号はリセットされ、第３図つに示すように、パルス
信号１０の立ち上がりに同期してＬレベルの信号状態と
なる。尚、同期信号発生回路２は、４ビツトカウンタで
構威し４ビツト目の出力を同期信号に採用していること
より、受信データのパルスをカウントすることで８ビツ
ト間、同期信号をＬレベルに保つ。又、フラグが連続し
ている間は８ビツト毎にフラグが存在していることより
、検出回路１より信号が供給され同期信号発生回路２の
出力信号はリセットされるので、同期信号はＬレベルを
維持し、フラグの検出が終了した後、受信データの７ビ
ツトをカウントした後、同期信号をＨレベルに変化させ
る。

一方、遅延回路３は、フラグのビット数が８ビツトであ
り検出回路ｌにて１ビツト長のパルス信号が発生するこ
とより上記受信データを７ビツト遅延させる。よって第
３図工に示すように受信データのデータ部１１が第３図
つに示すように同期信号発生回路２より送出されるＨレ
ベルの同期信号１２に同期することになる。

又、同期信号発生回路２より送出される信号とクロック
信号（園内ではＣＬＫと記す）とがともにＨレベルであ
るときＡＮＤ回路５はＨレヘルノ信号を送出する。Ｄ−
フリノブフロップ回路４は、ＡＮＤ回路５よりＨレベル
の信号が供給されるときにデータ入力端子に供給される
信号を送出することより、Ｄ−フリップフロップ回路４
より送出される信号は上記受信データよりフラグを除い
た、データ部のみの信号となる。

上述した実施例において、フラグを構成するビット数が
８ビツトの場合について説明したが、これに限るもので
はない。

このように本実施例のデータ部検出回路によれば、受信
データ内にフラグが複数存在し、又それらのフラグが連
続する場合でも、連続するフラグの数に関係なく同期信
号を発生させることができる。

［発明の効果］ 以上詳述したように本発明によれば、受信データ内より
フラグを検出し、該フラグの個数に応じて同期信号を発
生させ、かつ上記受信データを所定ビット数遅延させる
ことより、フラグ数が予め決められていない受信データ
についても同期信号を発生させることができる。

【図面の簡単な説明】

第１図及び第２図は本発明のデータ部検出回路装置の一
実施例における構成を示すブロック図、第３図は本発明
のデータ部検出回路装置の動作を示すタイムチャートで
ある。 ■・・・検出回路、２・・・同期信号発生回路、３・・
・遅延回路。

Claims (1)

【特許請求の範囲】
1. （１）受信データよりフラグを検出し、所定ビット長の
   パルス信号を送出するフラグ検出回路と、上記フラグ検
   出回路が送出するパルス信号にてリセットされフラグの
   終了から所定期間後に復帰する信号を送出する同期信号
   発生回路と、 受信データをフラグのビット数に応じた期間遅延させる
   遅延回路と、を備えたことを特徴とするデータ部検出回
   路装置。