JPS6281143A - フラグ検出による同期信号発生回路 - Google Patents
フラグ検出による同期信号発生回路Info
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- JPS6281143A JPS6281143A JP60220836A JP22083685A JPS6281143A JP S6281143 A JPS6281143 A JP S6281143A JP 60220836 A JP60220836 A JP 60220836A JP 22083685 A JP22083685 A JP 22083685A JP S6281143 A JPS6281143 A JP S6281143A
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- circuit
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- synchronizing signal
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- 238000001514 detection method Methods 0.000 title claims abstract description 37
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 10
- 230000001934 delay Effects 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
この発明は、データ通信の受信装置においてフラグ検出
による同期信号発生回路に関するものである。
による同期信号発生回路に関するものである。
さらに詳しくいえば、この発明は連続する受信フラグの
個数に関係なく、常に一つ以上のフラグによって、同期
信号を出せるようにしたものである。
個数に関係なく、常に一つ以上のフラグによって、同期
信号を出せるようにしたものである。
（ｂｌ従来技術と問題点
入力信号の中から特定パターンであるフラグを分離する
フラグ検出回路は、入力信号をビットごとにフラグ検出
回路に取り込み、あらかじめ設定したフラグパ、ターン
と比較してフラグを分離する。
フラグ検出回路は、入力信号をビットごとにフラグ検出
回路に取り込み、あらかじめ設定したフラグパ、ターン
と比較してフラグを分離する。
しかし、従来技術では、フラグの数が複数の場合、デー
タとフラグの境界を検出するのに、フラグの検出回数を
カウントする必要があるため、フラグの数かあらかじめ
決められた入力信号に対してだけ同期信号を発生するこ
とができ、その他の場合は同期信号を発生することがで
きないという問題がある。
タとフラグの境界を検出するのに、フラグの検出回数を
カウントする必要があるため、フラグの数かあらかじめ
決められた入力信号に対してだけ同期信号を発生するこ
とができ、その他の場合は同期信号を発生することがで
きないという問題がある。
（Ｃ）発明の目的
この発明は、データの前後にフラグをもつ人力データを
受信する場合に、フラグの数に関係なく同期信号を発生
することができる同期信号発生回路の提供を目的とする
。
受信する場合に、フラグの数に関係なく同期信号を発生
することができる同期信号発生回路の提供を目的とする
。
（ｄ）発明の実施例
まず、この発明による実施例の構成図を第１図に示す。
第１図の１は検出回路、２は遅延回路、３は両端検出回
路、４は同期信号発生回路である。
路、４は同期信号発生回路である。
検出回路１は受信データからフラグを検出する度に、１
ビット長のパルスを出力する。
ビット長のパルスを出力する。
遅延回路２は、検出回路１の出力パルスをフラグパター
ンのビット数だけ遅延させる。
ンのビット数だけ遅延させる。
両端検出回路３は検出回路１の出力と遅延回路２の出力
を論理的に照合して、検出回路１が出力する最初のパル
スを先端出力とし、遅延回路２が出力する最終のパルス
を後端出力として同期信号発生回路４に加える。
を論理的に照合して、検出回路１が出力する最初のパル
スを先端出力とし、遅延回路２が出力する最終のパルス
を後端出力として同期信号発生回路４に加える。
同期信号発生回路４は両端検出回路３の先端出力をスタ
ートとし、後端出力をストップとする同期信号を出力す
る。
ートとし、後端出力をストップとする同期信号を出力す
る。
次に、第１図の実施例のタイムチャートを第２図に示す
。
。
第２図の（ア）〜（１ｊ）はそれぞれ第１図の各部につ
けた符号に対応する部分の波形図である。
けた符号に対応する部分の波形図である。
第２図（ア）は受信データの波形を示しており、フラグ
が三つで、フラグのとノド数が８ビットの場合である。
が三つで、フラグのとノド数が８ビットの場合である。
第２図（イ）は検出回路１の出力パルスの波形であり、
Ｐｌは検出回路１が出力する先端出力である。
Ｐｌは検出回路１が出力する先端出力である。
第２図（つ）は遅延回路２の出力であり、第２図（イ）
をそれぞれフラグのビット数である８ピントだけ遅延さ
せたパルスでアル。
をそれぞれフラグのビット数である８ピントだけ遅延さ
せたパルスでアル。
第２図（つ）のＰ２は遅延回路２で遅延されたパルスの
中の後端出力である。
中の後端出力である。
第２図（１）と第２図（１）は両端検出回路３の出力で
あり、それぞれ第２図（イ）の先端出力Ｐ１と第２図（
つ）の後端出力Ｐ２に対応するパルスである。
あり、それぞれ第２図（イ）の先端出力Ｐ１と第２図（
つ）の後端出力Ｐ２に対応するパルスである。
第２図（ｈ）は同期信号発生回路４の出力波形であり、
第２図（Ｉ）のパルスの立上りをスタートとＬ、Ｗ２図
（オ）のパルスの立上りをストップとする信号になる。
第２図（Ｉ）のパルスの立上りをスタートとＬ、Ｗ２図
（オ）のパルスの立上りをストップとする信号になる。
次に、第１図の実施例の回路図を第３図に示す。
第３図の検出回路ｌは８ビットのシフトレジスタ、反転
増幅器および８人力のアンドゲートで構成されており、
アンドゲートは受信データがｒｏｌｌｌｌｌｌｏＪの場
合に１ビット長のパルスを出力する。
増幅器および８人力のアンドゲートで構成されており、
アンドゲートは受信データがｒｏｌｌｌｌｌｌｏＪの場
合に１ビット長のパルスを出力する。
遅延回路２は８ビットのシフトレジスタで構成されてお
り、シフトレジスタは検出回路１のアンドゲートの出力
を８ビット遅延させる。
り、シフトレジスタは検出回路１のアンドゲートの出力
を８ビット遅延させる。
両端検出回路３は二つの反転増幅器と二つのアンドゲー
トで構成されており、二つのアンドゲートはそれぞれ検
出回路１の先端出力Ｐ１と遅延回路２が出力する最終の
後端出力Ｐ２を出力する。
トで構成されており、二つのアンドゲートはそれぞれ検
出回路１の先端出力Ｐ１と遅延回路２が出力する最終の
後端出力Ｐ２を出力する。
同期信号発生回路４はフリップフロップで構成されてお
り、フリップフロップは両端検出回路３の二つのアンド
ゲートの出力でセットまたはリセットされて同期信号を
出力する。
り、フリップフロップは両端検出回路３の二つのアンド
ゲートの出力でセットまたはリセットされて同期信号を
出力する。
次に、第３図の実施例のタイムチャートを第４図に示す
。
。
第４図（ア）は受信データであり、フラグのパターンが
ｒｏｌｌｌｌｌｌｏ」の場合の波形である。
ｒｏｌｌｌｌｌｌｏ」の場合の波形である。
第４図（イ）〜第４図（力）は第２図（イ）〜第２図（
力）と同じ波形になる。
力）と同じ波形になる。
（ｄ）発明の効果
この発明によれば、フラグ数が１つ以上のすべての場合
に対してフラグ検出回路で検出された先端出力Ｐ１と遅
延回路で遅延された後端出力Ｐ２から同期信号をつくる
ようにしているので、簡単にフラグを検出することがで
きるとともに、データに対して時間的に早（到達するリ
ーディ／グフラグとデータに対して時間的に遅く到達す
るトレイリングフラグの個数が異なる場合でも同期信号
を発生することができる。
に対してフラグ検出回路で検出された先端出力Ｐ１と遅
延回路で遅延された後端出力Ｐ２から同期信号をつくる
ようにしているので、簡単にフラグを検出することがで
きるとともに、データに対して時間的に早（到達するリ
ーディ／グフラグとデータに対して時間的に遅く到達す
るトレイリングフラグの個数が異なる場合でも同期信号
を発生することができる。
第１図はこの発明による実施例の構成図、第２図は第１
図の実施例のタイムチャート、第３図は第１図の実施例
の回路図、 第４図は第３図の実施例のタイムチャート。 １・・・・・・検出回路、２・・・・・・遅延回路、３
・・・・・・両端検出回路、４・・・・・・同期信号発
生回路。 代理人 弁理士 小 俣 欽 司 ＃Ｉ １ 図 第 ２ 図 Ｃ力）
図の実施例のタイムチャート、第３図は第１図の実施例
の回路図、 第４図は第３図の実施例のタイムチャート。 １・・・・・・検出回路、２・・・・・・遅延回路、３
・・・・・・両端検出回路、４・・・・・・同期信号発
生回路。 代理人 弁理士 小 俣 欽 司 ＃Ｉ １ 図 第 ２ 図 Ｃ力）
Claims (1)
- 【特許請求の範囲】 １ 受信データの中からフラグを検出し、１ビット長の
パルスを出力するフラグ検出回路と、前記フラグ検出回
路の出力を前記フラグのビット数だけ遅延させる遅延回
路と、 前記フラグ検出回路の出力と前記遅延回路の出力を入力
とし、前記フラグ検出回路の最初の出力を先端出力とし
、前記フラグによる前記遅延回路の最終出力を後端出力
とする両端検出回路と、前記両端検出回路の出力を入力
とし、前記先端出力をスタートとし、前記後端出力をス
トップとして同期信号を発生する信号発生回路とを備え
ることを特徴とするフラグによる同期信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220836A JPS6281143A (ja) | 1985-10-03 | 1985-10-03 | フラグ検出による同期信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220836A JPS6281143A (ja) | 1985-10-03 | 1985-10-03 | フラグ検出による同期信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6281143A true JPS6281143A (ja) | 1987-04-14 |
| JPH03819B2 JPH03819B2 (ja) | 1991-01-09 |
Family
ID=16757302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60220836A Granted JPS6281143A (ja) | 1985-10-03 | 1985-10-03 | フラグ検出による同期信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6281143A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0369225A (ja) * | 1989-08-08 | 1991-03-25 | Ricoh Co Ltd | データ部検出回路装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5945788B2 (ja) | 2014-05-29 | 2016-07-05 | パナソニックＩｐマネジメント株式会社 | 三次元形状測定装置 |
-
1985
- 1985-10-03 JP JP60220836A patent/JPS6281143A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0369225A (ja) * | 1989-08-08 | 1991-03-25 | Ricoh Co Ltd | データ部検出回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03819B2 (ja) | 1991-01-09 |
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