JPH0370211A - 集積回路 - Google Patents

集積回路

Info

Publication number
JPH0370211A
JPH0370211A JP1206396A JP20639689A JPH0370211A JP H0370211 A JPH0370211 A JP H0370211A JP 1206396 A JP1206396 A JP 1206396A JP 20639689 A JP20639689 A JP 20639689A JP H0370211 A JPH0370211 A JP H0370211A
Authority
JP
Japan
Prior art keywords
capacitor
information
integrated circuit
memory cell
word line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1206396A
Other languages
English (en)
Other versions
JP2726503B2 (ja
Inventor
Keiichi Kawana
川名　啓一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JFE Steel Corp
Original Assignee
Kawasaki Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kawasaki Steel Corp filed Critical Kawasaki Steel Corp
Priority to JP1206396A priority Critical patent/JP2726503B2/ja
Priority to US07/563,193 priority patent/US5126969A/en
Priority to DE69017303T priority patent/DE69017303T2/de
Priority to EP90308688A priority patent/EP0412781B1/en
Priority to CA002022864A priority patent/CA2022864A1/en
Priority to KR1019900012240A priority patent/KR910005463A/ko
Publication of JPH0370211A publication Critical patent/JPH0370211A/ja
Application granted granted Critical
Publication of JP2726503B2 publication Critical patent/JP2726503B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5002—Characteristic

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】
本発明は、ブＯグラマプルロジックデバイス（ＰＬＤ）
に適用するのに好適な、集積回路に関する。
【従来の技術】
ＰＬＤには、紫外線や電気信号でデータの消去、再書込
みができるＦ　ＲＯＭ　（ｐｒｏｇｒａｍｍａｂｌｅ　
　ＲＯＭ）即ち、ＥＰＲＯＭ　（ｅｒａｓａｂｌｅ　　
ＰＲＯＭ＞　ヤＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌ
ｙ　　ｅｒａｓａｂｌｅ　　ＰＲＯＭ）等の不揮発性メ
モリを有するものがある。 ここで、ＰＬＤにおいて、ＥＦＲＯＭを有するメモリセ
ル８の回路例を、第３図に示す。 第３図の回路において、Ｔｒｔ）、を書込まれた情報を
保持するためのフローティングゲート型トランジスタ、
Ｔｒｚは前記トランジスタＴｒ　ｌとゲートを共通とす
るフローティングゲート型トランジスタ、１０は情報を
書込み、読み出そうとする行を選択するためのワード線
、１２は情報の書込み読出し信号を入力するためのビッ
ト線、１４は電源電圧ＶｄｄをＴｒ　ｊに印加するため
の抵抗、１６は雑音防止用コンデンサであり、このコン
デンサ１６は必要に応じて設けられる。２０は、プログ
ラミングデータを出力する出力線である。 第３図のメモリセル８にプログラミングデータ等の情報
を書込むときには、比較的高い電圧をワード線１０及び
ビット線１２間に印加して、Ｔｒ２のフローティングゲ
ートに電荷を注入することにより書込む。又、情報を読
出すときには、比較的低い読出し電圧をワード線１０に
印加して書込み用トランジスタＴｒ　２の電流変化によ
りビット線１２からＴｆ’＋中の情報を読出す。
【発明が達成しようとする課題】
しかしながら、前記従来のメモリセルを有するＰＬＯ等
の集積回路においては、そのチップの検査時に、各種情
報を書込んで作動を診断した後、毎回、紫外線を照射し
たり、電気信号を入力して書込み情報を消去する必要が
ある。この消去には、例えばＥＰＲＯＭで１回当り２０
分かかり、多くの時間や作業を要するという問題点があ
る。この問題点は量産化の障害となるが、従来、これを
解決する技術はなかった。 本発明は、前記従来の問題点を解消するべくなされたも
ので、集積回路のメモリセルの検査を短時間に、且つ簡
易に行い得る集積回路を提供することを課題とする。
【課題を達成するための手段】
本発明は、集積回路において、所望の情報を記憶するた
めの不揮発性メモリ素子を含むメモリセルと、ワード線
と、前記ワード線の電位によって断続が制御されるスイ
ッチング素子と、前記メモリ素子の出力端子に接続され
たコンデンサと、前記メモリ素子が機能していない状態
で、前記スイッチング素子をオンにし、前記コンデンサ
に電荷を蓄積させて前記情報を一時的に記憶し、読出す
ための手段を備えて、前記課題を達成したものである。
【作用］ 発明者は、ＥＰＲＯＭ等の不揮発性メモリ素子を有する
集積回路チップの検査の際に、当該不揮発性メモリ素子
そのものに対して情報を記憶させ読出すときに要する、
多くの時間や作業解消するべく、種々検討した。その結
果、トランジスタとコンデンサ等からなるダイナミック
ＲＡＭ　＜ＤＲＡＭ）では、書込みが簡単で時間がかか
らない点に着目し、このＤＲＡＭの機能を応用すること
とした。 例えばＥＰＲＯＭにおいては、前記第３図のように、行
を選択し、書込みを行うためのワード線１０を有するが
、その他に、例えば第１図に示すように、検査用の、ワ
ード線２２、選択用トランジスタ２４、及び記憶用コン
デンサ２６を設け、検査時にワード線２２に信号を入力
して選択用トランジスタ２４をオンさせ、コンデンサ２
６に所望のプログラミングデータ等の情報をビット線１
２から入力させて書込み、出力線２０から出力して読出
す。即ち、選択用トランジスタ２４とコンデンサ２６と
をＤＲＡＭと同様の動作をさせることで、不揮発生メモ
リ素子を動作させずにＰＬＯ等の集積回路チップの機能
を診断しようとするものである。 従って、メモリセルの検査が短時間に、且つ、簡易に行
えるようになる。 なお、コンデンサ２６は抵抗１４との時定数で数十ミリ
秒の間は電荷を逃がさないようにできるため、この間に
集積回路の機能診断を行えるものである。又、コンデン
サ２６には、予めノイズ防止用に記憶用トランジスタＴ
ｒ　＋出力側に設けられているコンデンサを流用するこ
とができる。このようにすれば、素子の有効利用が図れ
、集積度が向上する。 【実施例１ 以下、図面を参照して、本発明の実施例を詳細に説明す
る。 まず、第１実施例について説明する。 この第１実施例は、例えばＰＬ［）において、第１図に
示す如く、前出第３図に示したメモリセル８の回路に、
検査用のワード線２２、選択用トランジスタ２４、及び
雑音防止用コンデンサを兼ねるＤＲＡＭ動作用情報保持
コンデンサ２６を追加したメモリセル２８である。又、
その他の構成は前記第３図のメモリセル８と同様のため
同様の部分に同様の番号を付して説明は略す。 第１実施例に係るメモリセル２８を有するＰＬＤを検査
する際には、まずワード線２２に信号を印加し、選択用
トランジスタ２４をオンにする。 次いで、ビット線１２から信号電圧を入力してコンデン
サ２６にプログラミングデータを記憶させる。この際、
第１のワード線１０はオフ状態（何も信号が入力されな
い状態）としてＴｒｌの読出しが行われないようにする
。 次いで、出力線２０からコンデンサ１６に１込まれてい
るデータを、ＤＲＡＭと同様の動作で読出しを行なう。 コンデンサ１６には、抵抗１４との時定数により１例え
ば数十ミリ秒電荷が蓄えられているため、この間にメモ
リセルの機能が診断できる。なお、抵抗１６は数百ギガ
（Ｇ）〜数テラ（Ｔ）Ωのものを用いることができ、こ
の場合には、ＲＣの時定数が大きくなり、電荷の漏れが
少なくなり、読出し時間を多くとれる。 次に、第２実施例について説明する。 この第２実施例は、例えばＰＬＯにおいて、第２図に示
す如く、書込まれた情報を保持するためのフローティン
グゲート型トランジスタＴｒ＋、情報を書込み、読出そ
うとする行を選択するためのワード線１０、情報の書込
み読出し信号を入力するためのビット線１２、及び電ｉ
Ｉ！電圧Ｖ　ｄｄ＠Ｔｒ、に印加するための抵抗１４に
、検査用のワードｉ！１３２、選択用トランジスタ３４
、及び雑音防止用コンデンサを兼ねるＤＲＡＭ動作用情
報保持コンデンサ３６を設けたメモリセル３０である。 このメモリセル３０を有するＰＬＯチップを検査する際
には、前記第１実施例と同様に、選択用トランジスタ３
４、コンデンサ３６をＤＲＡＭと同様に動作させてビッ
ト線１２から書込み、出力線２ｏから読出して診断する
。 この第２実施例でも、Ｔｒｌに書込み読出しすることな
くＰＬＤの検査ができるため、検査に多くの時間と作業
を要することがない。 なお、前記第１、第２実施例においては、メモリセルと
して、第１図、第２図の回路構成のものを例示したが、
本発明を実施する回路はこのようなものに限定されない
。例えば、不揮発性メモリに、ＥＥＰＲＯＭを有する集
積回路にも適用することができる。 【発明の効果】 以上説明した通り、本発明によれば、不揮発性メモリセ
ルを有する集積回路の検査を、短Ｒ間に、且つ簡易に行
うことができ、集積回路の量産化が図れるという優れた
効果が得られる。
【図面の簡単な説明】
第１図は、本発明の第１実施例に係るＰＬＤのメモリセ
ルの構成を示す回路図、 第２図は、同じく、第２実施例に係るＰＬＯのメモリセ
ルの構成を示す回路図、 第３図は、従来のＰＬＤのメモリセルの構成を示す回路
図である。 第１図 第２図 １４・・・抵抗、 ２２．３２・・・検査用ワード線、 ２４．３４・・・選択用トランジスタ、２６．３６・・
・コンデンサ、 ２８．３０・・・メモリセル。

Claims (1)

    【特許請求の範囲】
  1. （１）所望の情報を記憶するための不揮発性メモリ素子
    を含むメモリセルと、 ワード線と、 前記ワード線の電位によって断続が制御されるスイッチ
    ング素子と、 前記メモリ素子の出力端子に接続されたコンデンサと、 前記メモリ素子が機能していない状態で、前記スイッチ
    ング素子をオンにし、前記コンデンサに電荷を蓄積させ
    て前記情報を一時的に記憶し、読出すための手段とを備
    えることを特徴とする集積回路。
JP1206396A 1989-08-09 1989-08-09 集積回路 Expired - Fee Related JP2726503B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP1206396A JP2726503B2 (ja) 1989-08-09 1989-08-09 集積回路
US07/563,193 US5126969A (en) 1989-08-09 1990-08-06 Integrated circuit including non-volatile memory cell capable of temporarily holding information
DE69017303T DE69017303T2 (de) 1989-08-09 1990-08-07 Testverfahren für eine integrierte Schaltung mit nichtflüchtiger Speicherzelle fähig zum zeitweiligen Halten von Information.
EP90308688A EP0412781B1 (en) 1989-08-09 1990-08-07 Test method for an integrated circuit including non-volatile memory cell capable of temporarily holding information
CA002022864A CA2022864A1 (en) 1989-08-09 1990-08-08 Integrated circuit including non-volatile memory cell capable of temporarily holding information
KR1019900012240A KR910005463A (ko) 1989-08-09 1990-08-09 정보를 일시적으로 유지할 수 있는 불휘발성 메모리 셀을 포함하는 집적회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1206396A JP2726503B2 (ja) 1989-08-09 1989-08-09 集積回路

Publications (2)

Publication Number Publication Date
JPH0370211A true JPH0370211A (ja) 1991-03-26
JP2726503B2 JP2726503B2 (ja) 1998-03-11

Family

ID=16522663

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1206396A Expired - Fee Related JP2726503B2 (ja) 1989-08-09 1989-08-09 集積回路

Country Status (6)

Country Link
US (1) US5126969A (ja)
EP (1) EP0412781B1 (ja)
JP (1) JP2726503B2 (ja)
KR (1) KR910005463A (ja)
CA (1) CA2022864A1 (ja)
DE (1) DE69017303T2 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04289593A (ja) * 1991-03-19 1992-10-14 Fujitsu Ltd 不揮発性半導体記憶装置
KR0156590B1 (ko) * 1993-05-11 1998-12-01 미요시 순키치 비소멸성 메모리장치, 비소멸성 메모리셀 및 다수의 트랜지스터의 각각과 비소멸성 메모리셀의 스레솔드값의 조절방법
JPH0778484A (ja) * 1993-07-13 1995-03-20 Nkk Corp 記憶素子、不揮発性メモリ、不揮発性記憶装置及びそれを用いた情報記憶方法
US5623444A (en) * 1994-08-25 1997-04-22 Nippon Kokan Kk Electrically-erasable ROM with pulse-driven memory cell transistors
US5661686A (en) * 1994-11-11 1997-08-26 Nkk Corporation Nonvolatile semiconductor memory
US5808338A (en) * 1994-11-11 1998-09-15 Nkk Corporation Nonvolatile semiconductor memory
US5602779A (en) * 1994-11-11 1997-02-11 Nkk Corporation Nonvolatile multivalue memory
JPH08329691A (ja) * 1995-05-30 1996-12-13 Nkk Corp 不揮発性半導体記憶装置
JPH0945090A (ja) * 1995-07-31 1997-02-14 Nkk Corp 不揮発性半導体記憶装置
JPH0945094A (ja) * 1995-07-31 1997-02-14 Nkk Corp 不揮発性半導体記憶装置
DE19615407C1 (de) * 1996-04-18 1997-08-21 Siemens Ag Programmierbarer Festwertspeicher mit verbesserter Zugriffszeit
US6266272B1 (en) * 1999-07-30 2001-07-24 International Business Machines Corporation Partially non-volatile dynamic random access memory formed by a plurality of single transistor cells used as DRAM cells and EPROM cells
US7016219B1 (en) * 2003-12-16 2006-03-21 Xilinx, Inc. Single transistor non-volatile memory system, design, and operation
TWI652683B (zh) * 2017-10-13 2019-03-01 力旺電子股份有限公司 用於記憶體的電壓驅動器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2442131B2 (de) * 1974-09-03 1976-07-08 Siemens AG, 1000 Berlin und 8000 München Dynamisches ein-transistor-speicherelement
FR2300391A1 (fr) * 1976-02-06 1976-09-03 Honeywell Inc Memoire remanente a acces selectif
US4112510A (en) * 1977-05-25 1978-09-05 Roger Thomas Baker Dynamic memory cell with automatic refreshing
US4715014A (en) * 1985-10-29 1987-12-22 Texas Instruments Incorporated Modified three transistor EEPROM cell
JPS62154786A (ja) * 1985-12-27 1987-07-09 Toshiba Corp 不揮発性半導体メモリ
JPS62229870A (ja) * 1986-01-22 1987-10-08 Mitsubishi Electric Corp 半導体集積回路
US4788663A (en) * 1987-04-24 1988-11-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with a lightly-doped drain structure
US4809225A (en) * 1987-07-02 1989-02-28 Ramtron Corporation Memory cell with volatile and non-volatile portions having ferroelectric capacitors
US4885719A (en) * 1987-08-19 1989-12-05 Ict International Cmos Technology, Inc. Improved logic cell array using CMOS E2 PROM cells
US4829203A (en) * 1988-04-20 1989-05-09 Texas Instruments Incorporated Integrated programmable bit circuit with minimal power requirement

Also Published As

Publication number Publication date
DE69017303D1 (de) 1995-04-06
CA2022864A1 (en) 1991-02-10
US5126969A (en) 1992-06-30
KR910005463A (ko) 1991-03-30
EP0412781A1 (en) 1991-02-13
DE69017303T2 (de) 1995-06-29
JP2726503B2 (ja) 1998-03-11
EP0412781B1 (en) 1995-03-01

Similar Documents

Publication Publication Date Title
KR0172366B1 (ko) 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로
JP2858250B2 (ja) ワンタイムプログラム可能メモリ装置
US4807188A (en) Nonvolatile memory device with a high number of cycle programming endurance
JP3373632B2 (ja) 不揮発性半導体記憶装置
US20010022741A1 (en) Ferroelectric memory
EP0805454A1 (en) Sensing circuit for reading and verifying the content of a memory cell
KR950006865A (ko) 반도체 불휘발성 메모리장치
JP2726503B2 (ja) 集積回路
US4878203A (en) Semiconductor non-volatile memory with cut-off circuit when leakage occurs
JPH01100788A (ja) 半導体集積回路装置
JPS62120700A (ja) 半導体記憶装置
JPS62266798A (ja) 不揮発性半導体記憶装置
US5568436A (en) Semiconductor device and method of screening the same
JP2591740B2 (ja) 不揮発性のプログラム可能な半導体メモリ
US5892776A (en) Semiconductor memory and test method incorporating selectable clock signal modes
JP2003233996A (ja) 半導体記憶装置
KR960004740B1 (ko) 메모리 셀의 임계 레벨을 검사하기 위한 검사 회로를 구비한 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 디바이스 및 그 동작 방법
JP2601931B2 (ja) 半導体不揮発性メモリ装置
US4827451A (en) Safety device for the programming of an electrically programmable non-volatile memory
JPS628877B2 (ja)
US5917750A (en) Nonvolatile semiconductor memory with a protect circuit
US7596025B2 (en) Semiconductor memory device and method of controlling semiconductor memory device
JPH0482091A (ja) 不揮発性半導体記憶装置
JP3360855B2 (ja) 一括消去型不揮発性半導体記憶装置およびその試験方法
JPH0479098A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees