JPH0370378B2 - - Google Patents
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- Publication number
- JPH0370378B2 JPH0370378B2 JP62078713A JP7871387A JPH0370378B2 JP H0370378 B2 JPH0370378 B2 JP H0370378B2 JP 62078713 A JP62078713 A JP 62078713A JP 7871387 A JP7871387 A JP 7871387A JP H0370378 B2 JPH0370378 B2 JP H0370378B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate bias
- potential
- generation circuit
- transistor
- input protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の入力保護装置に関する
もので、特に基板バイアス発生回路の入力保護に
使用されるものである。
もので、特に基板バイアス発生回路の入力保護に
使用されるものである。
（従来の技術）
一般に基板バイアス発生回路は、Ｎチヤンネ
ル・トランジスタの場合、基準電位（GND）よ
り低い電位を基板バイアスとして与えるものであ
り、多くの製品に使用されている。第２図に基板
バイアス発生回路の一例を示す。即ち発振回路１
の出力を、チヤージ・ポンプ・キヤパシタ２の入
力端に接続する。前記チヤージ・ポンプ・キヤパ
シタ２の出力端３を、第１のトランジスタ４の２
端子および第２のトランジスタ５の１端子に接続
し、第１のトランジスタ４の他の１端子を基準電
位６に接続し、第２のトランジスタ５の別の２端
子を基板バイアス発生回路の出力端７に接続す
る。
ル・トランジスタの場合、基準電位（GND）よ
り低い電位を基板バイアスとして与えるものであ
り、多くの製品に使用されている。第２図に基板
バイアス発生回路の一例を示す。即ち発振回路１
の出力を、チヤージ・ポンプ・キヤパシタ２の入
力端に接続する。前記チヤージ・ポンプ・キヤパ
シタ２の出力端３を、第１のトランジスタ４の２
端子および第２のトランジスタ５の１端子に接続
し、第１のトランジスタ４の他の１端子を基準電
位６に接続し、第２のトランジスタ５の別の２端
子を基板バイアス発生回路の出力端７に接続す
る。
すなわち、前記発振回路１によつて発生した連
続パルスを、前記キヤパシタ２によつて前記出力
端３を遷移さるせる。前記出力端３の電位が前記
基準電位６よりも高くなつた場合、前記第１のト
ランジスタ４がオン状態になり、前記基準電位６
に電流を流し、前記出力端３の電位を前記基準電
位にする。逆に、前記出力端３の電位が前記基準
電位６よりも低い場合、前記第１のトランジスタ
４はオフ状態になり、前記出力端３の電位を保持
する。
続パルスを、前記キヤパシタ２によつて前記出力
端３を遷移さるせる。前記出力端３の電位が前記
基準電位６よりも高くなつた場合、前記第１のト
ランジスタ４がオン状態になり、前記基準電位６
に電流を流し、前記出力端３の電位を前記基準電
位にする。逆に、前記出力端３の電位が前記基準
電位６よりも低い場合、前記第１のトランジスタ
４はオフ状態になり、前記出力端３の電位を保持
する。
次に、前記基板バイアス発生回路の出力端７の
電位が前記出力端３より高い場合、前記第２のト
ランジスタ５がオン状態になり、前記基板バイア
ス出力端７の電位を、前記出力端３の電位にす
る。逆に、前記基板バイアス出力端７の電位が前
記出力端３よりも低い場合、前記第２のトランジ
スタ５はオフ状態になり、前記基板バイアス出力
端７の電位を保持する。
電位が前記出力端３より高い場合、前記第２のト
ランジスタ５がオン状態になり、前記基板バイア
ス出力端７の電位を、前記出力端３の電位にす
る。逆に、前記基板バイアス出力端７の電位が前
記出力端３よりも低い場合、前記第２のトランジ
スタ５はオフ状態になり、前記基板バイアス出力
端７の電位を保持する。
以上のようにして、前記基板バイアス回路出力
端子７の電位はマイナス電位に保持される。
端子７の電位はマイナス電位に保持される。
（発明が解決しようとする問題点）
従来、基板バイアス発生回路の外部への出力端
子には、静電破壊の入力保護装置が設けられてい
なかつたため、静電破壊に対して弱かつた。即ち
基板バイアス発生回路に入力保護装置が設けられ
ていなかつた理由は、以下の理由による。
子には、静電破壊の入力保護装置が設けられてい
なかつたため、静電破壊に対して弱かつた。即ち
基板バイアス発生回路に入力保護装置が設けられ
ていなかつた理由は、以下の理由による。
従来の集積回路の内部回路の入力保護装置は、
第３図に示されるようなトランジスタを接続した
ものであつた。即ち、入力保護トランジスタ１０
の一端に外部への端子７′を接続し、他の２端子
を基板電位６に接続する。外部端子に非常に高い
電位が加わつた場合、前記トランジスタ１０のブ
レークダウン特性によつて、前記基準電位６に電
流を流し、ICの内部回路１１を保護する。前記
外部端子７′に基準電位６より低い電位が加われ
ば、前記トランジスタ１０がオン状態になり、前
記外部端子７′の電位を前記基準電位６にする。
第３図に示されるようなトランジスタを接続した
ものであつた。即ち、入力保護トランジスタ１０
の一端に外部への端子７′を接続し、他の２端子
を基板電位６に接続する。外部端子に非常に高い
電位が加わつた場合、前記トランジスタ１０のブ
レークダウン特性によつて、前記基準電位６に電
流を流し、ICの内部回路１１を保護する。前記
外部端子７′に基準電位６より低い電位が加われ
ば、前記トランジスタ１０がオン状態になり、前
記外部端子７′の電位を前記基準電位６にする。
従来の入力保護装置を、基板バイアス発生回路
に接続した場合、基板バイアス発生回路が発生さ
せたマイナス電位を、入力保護装置によつて、基
準電位にしてしまい、使用できないものであつ
た。
に接続した場合、基板バイアス発生回路が発生さ
せたマイナス電位を、入力保護装置によつて、基
準電位にしてしまい、使用できないものであつ
た。
そこで本発明は、基板バイアス発生回路の特性
をそこなうことなく、入力保護を行なうことを目
的とする。
をそこなうことなく、入力保護を行なうことを目
的とする。
（問題点を解決するための手段と作用）
本発明は、バイアス発生回路をチツプ上に持つ
半導体装置において、前記基板バイアス発生回路
の出力端子と電源端子の間に入力保護用MOSト
ランジスタを接続し前記トランジスタの入力ゲー
トを前記基板バイアス回路の出力端子に接続した
ことを特徴とする半導体入力保護装置である。即
ち本発明は、基板バイアス発生回路によつて発生
すべき電位においては、前記入力保護用MOSト
ランジスタはオフして何ら影響を与えず、基板バ
イアス発生回路の外部端子に基板バイアス範囲外
の電位が加わつた場合に、前記トランジスタによ
り基板バイアス発生回路を保護するようにしたも
のである。
半導体装置において、前記基板バイアス発生回路
の出力端子と電源端子の間に入力保護用MOSト
ランジスタを接続し前記トランジスタの入力ゲー
トを前記基板バイアス回路の出力端子に接続した
ことを特徴とする半導体入力保護装置である。即
ち本発明は、基板バイアス発生回路によつて発生
すべき電位においては、前記入力保護用MOSト
ランジスタはオフして何ら影響を与えず、基板バ
イアス発生回路の外部端子に基板バイアス範囲外
の電位が加わつた場合に、前記トランジスタによ
り基板バイアス発生回路を保護するようにしたも
のである。
（実施例）
以下図面を参照して本発明の一実施例を説明す
る。第１図は同実施例の回路図であるが、これは
第２図のものと対応する場合の例であるから、対
応個所には同一符号を付して説明を省略し、特徴
とする点の説明を行なう。即ち基板バイアス発生
回路の出力端７に入力保護トランジスタ２０のゲ
ートとソースを接続と、ドレインを基準電位６に
接続する。別の入力保護トランジスタ２１のゲー
トとソースも、前記基板バイアス発生回路出力端
７に接続し、ドレインは電源８に接続する。
る。第１図は同実施例の回路図であるが、これは
第２図のものと対応する場合の例であるから、対
応個所には同一符号を付して説明を省略し、特徴
とする点の説明を行なう。即ち基板バイアス発生
回路の出力端７に入力保護トランジスタ２０のゲ
ートとソースを接続と、ドレインを基準電位６に
接続する。別の入力保護トランジスタ２１のゲー
トとソースも、前記基板バイアス発生回路出力端
７に接続し、ドレインは電源８に接続する。
しかして第１図の回路において、基板バイアス
発生回路の外部端子７に、基板バイアス電位より
も非常に低い電位が加わつた場合、主に前記入力
保護トランジスタ２１あるいは前記別の入力保護
トランジスタ２０のブレークダウン特性によつて
電流を流し、基板バイアス発生回路を保護する。
発生回路の外部端子７に、基板バイアス電位より
も非常に低い電位が加わつた場合、主に前記入力
保護トランジスタ２１あるいは前記別の入力保護
トランジスタ２０のブレークダウン特性によつて
電流を流し、基板バイアス発生回路を保護する。
前記基板バイアス発生回路の外部端子７に、基
準電位６より高い電位が加わつた場合、主に前記
入力保護トランジスタ２０あるいは前記別の入力
保護トランジスタ２１がオン状態になつて電流を
流し、基準電位６あるいは電源８の電位にして、
基板バイアス発生回路を保護する。
準電位６より高い電位が加わつた場合、主に前記
入力保護トランジスタ２０あるいは前記別の入力
保護トランジスタ２１がオン状態になつて電流を
流し、基準電位６あるいは電源８の電位にして、
基板バイアス発生回路を保護する。
そして、基板バイアス発生回路によつて発生す
べき電位においては、前記入力保護トランジスタ
２０および前記別の入力保護トランジスタ２１は
オフしており、外部端子７には影響を与えない。
さらに入力保護装置は、外部端子７における基準
電位より高い電圧をカツトするため、基板バイア
ス発生回路の動作開始時の特性が良くなる利点を
持つものである。
べき電位においては、前記入力保護トランジスタ
２０および前記別の入力保護トランジスタ２１は
オフしており、外部端子７には影響を与えない。
さらに入力保護装置は、外部端子７における基準
電位より高い電圧をカツトするため、基板バイア
ス発生回路の動作開始時の特性が良くなる利点を
持つものである。
なお本発明は実施例のみに限られることなく
種々の応用が可能である。例えば実施例では、入
力保護トランジスタ２１，２２をＮチヤンネルと
したがＰチヤンネルを用いた基板バイアス発生回
路の場合、トランジスタ２１，２２をＰチヤンネ
ルMOSトランジスタで置きかえることもできる。
また本発明にあつてはトランジスタ２１，２２の
うちいずれか一方を用いる場合にも適用できる。
種々の応用が可能である。例えば実施例では、入
力保護トランジスタ２１，２２をＮチヤンネルと
したがＰチヤンネルを用いた基板バイアス発生回
路の場合、トランジスタ２１，２２をＰチヤンネ
ルMOSトランジスタで置きかえることもできる。
また本発明にあつてはトランジスタ２１，２２の
うちいずれか一方を用いる場合にも適用できる。
以上説明した如く本発明によれば、基板バイア
ス発生回路の特性を損なうことなく、入力保護を
行なうことができるものである。
ス発生回路の特性を損なうことなく、入力保護を
行なうことができるものである。
第１図は本発明の一実施例の回路図、第２図は
従来の基板バイアス発生回路図、第３図は従来の
入力保護装置を示す回路図である。 １…発振回路、２…チヤージ・ポンプ・キヤパ
シタ、３…チヤージ・ポンプ・キヤパシタの出力
端、４，５…Ｎチヤンネルトランジスタ、６…基
準電圧、７…基板バイアス発生回路出力端、８…
電源、２０，２１…入力保護トランジスタ。
従来の基板バイアス発生回路図、第３図は従来の
入力保護装置を示す回路図である。 １…発振回路、２…チヤージ・ポンプ・キヤパ
シタ、３…チヤージ・ポンプ・キヤパシタの出力
端、４，５…Ｎチヤンネルトランジスタ、６…基
準電圧、７…基板バイアス発生回路出力端、８…
電源、２０，２１…入力保護トランジスタ。
Claims (1)
- １ 基板バイアス発生回路をチツプ上に持つ半導
体装置において、前記基板バイアス発生回路の出
力端子と電源端子の間に入力保護用MOSトラン
ジスタを接続し前記トランジスタの入力ゲートを
前記基板バイアス回路の出力端子に接続したこと
を特徴とする半導体入力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078713A JPS63244872A (ja) | 1987-03-31 | 1987-03-31 | 半導体入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078713A JPS63244872A (ja) | 1987-03-31 | 1987-03-31 | 半導体入力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244872A JPS63244872A (ja) | 1988-10-12 |
| JPH0370378B2 true JPH0370378B2 (ja) | 1991-11-07 |
Family
ID=13669510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62078713A Granted JPS63244872A (ja) | 1987-03-31 | 1987-03-31 | 半導体入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244872A (ja) |
-
1987
- 1987-03-31 JP JP62078713A patent/JPS63244872A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63244872A (ja) | 1988-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
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