JPS6012787B2 - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS6012787B2 JPS6012787B2 JP49054073A JP5407374A JPS6012787B2 JP S6012787 B2 JPS6012787 B2 JP S6012787B2 JP 49054073 A JP49054073 A JP 49054073A JP 5407374 A JP5407374 A JP 5407374A JP S6012787 B2 JPS6012787 B2 JP S6012787B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- electrode
- fet
- substrate
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は複数の異なるバイアス源を必要とする集積回
路装置に関し、とりわけ絶縁ゲート形電界効果トランジ
スタ（１瓜ｕｌａｔｅｄＧａｔｅＦｉｅｌｄＥｆ役ｃｔ
Ｔｒａ船ｉｓｔｏｒ略してＩＧＦＥＴ、以下「ＦＥＴ」
という。
路装置に関し、とりわけ絶縁ゲート形電界効果トランジ
スタ（１瓜ｕｌａｔｅｄＧａｔｅＦｉｅｌｄＥｆ役ｃｔ
Ｔｒａ船ｉｓｔｏｒ略してＩＧＦＥＴ、以下「ＦＥＴ」
という。
）を用いた相補形論理回路において、新規な方法でバイ
アス供艶舎を行なう集積回路装置に関する。従来、相補
形ＦＥＴ回路を集積回路化した場合、ウェハーの回路基
板に与えられる電源電極の他にウェル領域にも電源電極
が必要であって、したがってべレットをリードフレーム
等の基台にマウントして外部導出リードをべレットの各
電極と接続して製品化するために、集積回路の大規模化
にともないピン数が必然的に増加する。
アス供艶舎を行なう集積回路装置に関する。従来、相補
形ＦＥＴ回路を集積回路化した場合、ウェハーの回路基
板に与えられる電源電極の他にウェル領域にも電源電極
が必要であって、したがってべレットをリードフレーム
等の基台にマウントして外部導出リードをべレットの各
電極と接続して製品化するために、集積回路の大規模化
にともないピン数が必然的に増加する。
第１図ａは相補形ＦＥＴ回路の一例を示す基板断面図で
、基板１はＮ型ウェハーを使用している。この基板１に
形成されたＰ型のウェル領域２内にＮチャネルＦＥＴが
、その外部にＰチャネルＦＥＴがそれぞれつくられてい
る。この場合、ＰチャネルＦＥＴのサブストレート電極
３は、ストツパとして設けられたＮ十拡散層４をＰ−Ｆ
ＥＴのソース電極と接続することにより電源Ｖｓｓが供
給され、一方ＮチャネルＦＥＴのウェル電極５には、や
はりストッバとして設けられたＰ十拡散層６をＮ−ＦＥ
Ｔのソース電極と接続することにより電源ＶＤｏが供給
される。したがって、上記構成の相補形ＦＥＴ回路では
、入力信号用の入力端子７、出力端子８の他にサブスト
レート電極３用の様子３′およびウェル電極５用の端子
５′の計４本の外部導出リードがなくては駆動されない
。なお、第１図ｂは上記構成のインバータ回路の等価回
路である。現在半導体集積回路装置は同一チップに多種
の電源電圧を供給して使用する場合が多くなってきてお
り「 こうした従来の電源電極のとりだし方法によって
は、電源の種類に応じてリードを必要とし、集積回路と
してピン数が増加するので使用上、製作上ともに困難を
ともなう。
、基板１はＮ型ウェハーを使用している。この基板１に
形成されたＰ型のウェル領域２内にＮチャネルＦＥＴが
、その外部にＰチャネルＦＥＴがそれぞれつくられてい
る。この場合、ＰチャネルＦＥＴのサブストレート電極
３は、ストツパとして設けられたＮ十拡散層４をＰ−Ｆ
ＥＴのソース電極と接続することにより電源Ｖｓｓが供
給され、一方ＮチャネルＦＥＴのウェル電極５には、や
はりストッバとして設けられたＰ十拡散層６をＮ−ＦＥ
Ｔのソース電極と接続することにより電源ＶＤｏが供給
される。したがって、上記構成の相補形ＦＥＴ回路では
、入力信号用の入力端子７、出力端子８の他にサブスト
レート電極３用の様子３′およびウェル電極５用の端子
５′の計４本の外部導出リードがなくては駆動されない
。なお、第１図ｂは上記構成のインバータ回路の等価回
路である。現在半導体集積回路装置は同一チップに多種
の電源電圧を供給して使用する場合が多くなってきてお
り「 こうした従来の電源電極のとりだし方法によって
は、電源の種類に応じてリードを必要とし、集積回路と
してピン数が増加するので使用上、製作上ともに困難を
ともなう。
すなわち、より高度な集積化のために行なうパターン設
計は常にこのピン数に応じた電極パッドを考慮に入れね
ばならず、山１設計上の障害となり、しかも歩留低下、
動作テスト等の回数の増大、したがって製造コストの増
大という欠点があらわれてくる。また集積回路装置のユ
ーザの側でも、使用、取扱い上の煩雑さ、困難さが生じ
る。この発明は上記の点に鑑みてなされたもので、集積
回路基板内に形成されるＰＮ接合領域の接合容量を利用
することによって、外部から供給すべき電源の電極数を
増加することなく各素子にバイアス供給を行ない、ピン
数の減少を計った集積回路装置を提供することを目的と
する。
計は常にこのピン数に応じた電極パッドを考慮に入れね
ばならず、山１設計上の障害となり、しかも歩留低下、
動作テスト等の回数の増大、したがって製造コストの増
大という欠点があらわれてくる。また集積回路装置のユ
ーザの側でも、使用、取扱い上の煩雑さ、困難さが生じ
る。この発明は上記の点に鑑みてなされたもので、集積
回路基板内に形成されるＰＮ接合領域の接合容量を利用
することによって、外部から供給すべき電源の電極数を
増加することなく各素子にバイアス供給を行ない、ピン
数の減少を計った集積回路装置を提供することを目的と
する。
以下図面を参照してこの発明の一実施例を詳細に説明す
る。
る。
第２図ａは前記第１図の従来例と対応した相補形のＦＥ
Ｔよりなる論理回路を示す断面図で、第２図ｂにその等
価回路図を示す。基板１１はＮ型サブストレートで、そ
こにＰ型のウヱル領域１２を形成し「この領域１２の外
にＰ＋のドレィン１３およびソース１４を設けＰチャネ
ルＦＥＴとする。一方、上記ゥェル領域１２内には、Ｎ
＋のドレィン１５およびソース１６を設けてＮチャネル
ＦＥＴをつくる。上記Ｐ−ＦＥＴのドレイン１３とＮ−
ＦＥＴのドレイン１５とは出力電極１７で接続されてい
る。そしてＰ−ＦＥＴのソ−ス１４は、このＦＥＴのス
トッパとして設けられるＮ＋層１８とともにサブストレ
ート電位Ｖｓｓが基準電位として電極１９から供給され
る。一方、Ｎ−ＦＥＴのソース１６はストッパとして設
けられたＰ＋層２０と導電路２１で接続されているだけ
で、直接ここには外部からバイアスは供給されていない
。２２は上記Ｐ型のゥェル領域１２内に設けられるＮ十
層で、第２図ｂの回路図に示すダイオード２３をなして
いる。
Ｔよりなる論理回路を示す断面図で、第２図ｂにその等
価回路図を示す。基板１１はＮ型サブストレートで、そ
こにＰ型のウヱル領域１２を形成し「この領域１２の外
にＰ＋のドレィン１３およびソース１４を設けＰチャネ
ルＦＥＴとする。一方、上記ゥェル領域１２内には、Ｎ
＋のドレィン１５およびソース１６を設けてＮチャネル
ＦＥＴをつくる。上記Ｐ−ＦＥＴのドレイン１３とＮ−
ＦＥＴのドレイン１５とは出力電極１７で接続されてい
る。そしてＰ−ＦＥＴのソ−ス１４は、このＦＥＴのス
トッパとして設けられるＮ＋層１８とともにサブストレ
ート電位Ｖｓｓが基準電位として電極１９から供給され
る。一方、Ｎ−ＦＥＴのソース１６はストッパとして設
けられたＰ＋層２０と導電路２１で接続されているだけ
で、直接ここには外部からバイアスは供給されていない
。２２は上記Ｐ型のゥェル領域１２内に設けられるＮ十
層で、第２図ｂの回路図に示すダイオード２３をなして
いる。
そしてこのＮ＋層２２には電極２４が前記Ｎ−ＦＥＴお
よびＰ−ＦＥＴのゲート電極Ｇ，Ｇと共通に後続されて
、入力端子２５から供給される入力信号電圧が印加され
る。なお図中、２６は出力端子、２７は基準電源端子で
、また破線で示されるコンデンサ２８は上記基板１１と
ウェル領域１２との間に生じるＰＮ接合容量を表示する
。上記構成の相補形ＦＥＴ回路において、第３図に示す
入力波形ＩＮが入力端子２５に印加された場合を考える
。
よびＰ−ＦＥＴのゲート電極Ｇ，Ｇと共通に後続されて
、入力端子２５から供給される入力信号電圧が印加され
る。なお図中、２６は出力端子、２７は基準電源端子で
、また破線で示されるコンデンサ２８は上記基板１１と
ウェル領域１２との間に生じるＰＮ接合容量を表示する
。上記構成の相補形ＦＥＴ回路において、第３図に示す
入力波形ＩＮが入力端子２５に印加された場合を考える
。
この入力波形ＩＮは“１”レベルをＶｏｏ、“０”レベ
ルをＶｓｓとする負論理で扱われるものとする。前記Ｎ
チャネルＦＥＴに接合されているダイオード２３は、入
力端子２５に対して逆方向になっているので、いま入力
波形ＩＮがＶｏｏ電位にあるときには前記コンデンサ２
８がこのダイオード２３を通って充電される。その後、
入力波形ＩＮが“０”レベルに変化するときそれまでオ
フしていたＮチャネルＦＥＴがオンして出力端子２６に
はコンデンサ２８の電位があらわれるが、この瞬間に多
少の電流１が流れることによって上記コンデンサ２８の
電位すなわちウェル領域１２のウヱル電位Ｖｏｏがわず
かにＶｓｓへ近づく。しかし「再びＮチャネルＦＥＴが
オフするように入力波形…が“１”レベルに変化すると
、このウェル電位Ｖｏｏの不足分が充電される。このよ
うにしてコンデンサ２８は常にほぼＶｏ。電位になるよ
う充電されており、入力波形ＩＮが従来の電源Ｖｏｏの
代りに電源供給を行なうようになっているので、基準電
位Ｖｓｓを端子２７から供給するだけでよく、しかもこ
のコンデンサ２８はＮチャネルＦＥＴを設けるためのウ
ェル領域１２と基板１１との間の拡散容量を用いている
ので、この容量は極めて大きく、ＦＥＴ回路を安定に動
作させるに十分な電位を保償できる。したがって、集積
回路装置として複数の異なるバイアス源を必要とする論
理回路を設計する場合・基板‘基準電位Ｖｓｓとしてサ
ブストレート電圧を供給する電極端子と（基準電位をＶ
。。としてＰチャネルＦＥＴ側にダイオードを設けても
よい）、それぞれの入力信号用の端子だけを外部に引出
すようにすればよく、ピン数の増加なしに容易に設計す
ることができる。なお、この発明は上述した相補形ＦＥ
Ｔ回路において著しい効果をもつが、ＮあるいはＰチャ
ネルのＦＥＴのみを用いた論理回路（もちろんインバー
夕に限らない）に対しても適用できる。
ルをＶｓｓとする負論理で扱われるものとする。前記Ｎ
チャネルＦＥＴに接合されているダイオード２３は、入
力端子２５に対して逆方向になっているので、いま入力
波形ＩＮがＶｏｏ電位にあるときには前記コンデンサ２
８がこのダイオード２３を通って充電される。その後、
入力波形ＩＮが“０”レベルに変化するときそれまでオ
フしていたＮチャネルＦＥＴがオンして出力端子２６に
はコンデンサ２８の電位があらわれるが、この瞬間に多
少の電流１が流れることによって上記コンデンサ２８の
電位すなわちウェル領域１２のウヱル電位Ｖｏｏがわず
かにＶｓｓへ近づく。しかし「再びＮチャネルＦＥＴが
オフするように入力波形…が“１”レベルに変化すると
、このウェル電位Ｖｏｏの不足分が充電される。このよ
うにしてコンデンサ２８は常にほぼＶｏ。電位になるよ
う充電されており、入力波形ＩＮが従来の電源Ｖｏｏの
代りに電源供給を行なうようになっているので、基準電
位Ｖｓｓを端子２７から供給するだけでよく、しかもこ
のコンデンサ２８はＮチャネルＦＥＴを設けるためのウ
ェル領域１２と基板１１との間の拡散容量を用いている
ので、この容量は極めて大きく、ＦＥＴ回路を安定に動
作させるに十分な電位を保償できる。したがって、集積
回路装置として複数の異なるバイアス源を必要とする論
理回路を設計する場合・基板‘基準電位Ｖｓｓとしてサ
ブストレート電圧を供給する電極端子と（基準電位をＶ
。。としてＰチャネルＦＥＴ側にダイオードを設けても
よい）、それぞれの入力信号用の端子だけを外部に引出
すようにすればよく、ピン数の増加なしに容易に設計す
ることができる。なお、この発明は上述した相補形ＦＥ
Ｔ回路において著しい効果をもつが、ＮあるいはＰチャ
ネルのＦＥＴのみを用いた論理回路（もちろんインバー
夕に限らない）に対しても適用できる。
もっとも、入力信号源から所定位置に所定電圧を供給す
るには基板内部に逆方向にＰＮ接合をまずつくり、その
上でダイオードを設ける必要がある。以上述べたように
この発明によれば「複数の異なるバイアス源でもつて動
作するＦＥＴを用いた論理回路を、基準電圧と各入力信
号から得られるバイアスを用いて動作させるようにした
ので、集積回路化した場合のピン数の増大を防ぐことが
でき、回路設計上も実際に使用する上でも多くの利点と
なる集積回路装置を提供できる。図面の簡単な説明第１
図ａは従来の相補形ＦＥＴ回路の構造を示す断面図、第
１図ｂはその等価回路図、第２図ａはこの発明の一実施
例を示す相補形ＦＥＴによるィンバータの説明図、第２
図ｂはその等価回路図、第３図は上記実施例の動作を説
明するための波形図である。
るには基板内部に逆方向にＰＮ接合をまずつくり、その
上でダイオードを設ける必要がある。以上述べたように
この発明によれば「複数の異なるバイアス源でもつて動
作するＦＥＴを用いた論理回路を、基準電圧と各入力信
号から得られるバイアスを用いて動作させるようにした
ので、集積回路化した場合のピン数の増大を防ぐことが
でき、回路設計上も実際に使用する上でも多くの利点と
なる集積回路装置を提供できる。図面の簡単な説明第１
図ａは従来の相補形ＦＥＴ回路の構造を示す断面図、第
１図ｂはその等価回路図、第２図ａはこの発明の一実施
例を示す相補形ＦＥＴによるィンバータの説明図、第２
図ｂはその等価回路図、第３図は上記実施例の動作を説
明するための波形図である。
１ １・・・・・・基板、１２・・・・・・ウェル領域
、２３・・・・・・ダイオード、２５・・・…入力端子
（第２の電極）、２６・・・・・・出力端子、２７・・
…・基準電源端子（第１の電極）、２８…・・。
、２３・・・・・・ダイオード、２５・・・…入力端子
（第２の電極）、２６・・・・・・出力端子、２７・・
…・基準電源端子（第１の電極）、２８…・・。
コンデンサ。第１図
第２図
第３図
Claims (1)
- １ 集積回路の基板に第１の基準電位を供給する第１の
電極と、上記集積回路の各素子に外部から入力信号を供
給する第２の電極群と、上記第１の基準電位に対応する
第２の基準電位を供給すべきウエル領域と上話第２の電
極群との間に接続されるダイオードとを具備し、上記ウ
エル領域と第１の電極との間のバイアスを上記基板とウ
エル領域との間のＰＮ接合容量で保持させるようにした
ことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49054073A JPS6012787B2 (ja) | 1974-05-15 | 1974-05-15 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49054073A JPS6012787B2 (ja) | 1974-05-15 | 1974-05-15 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS50147291A JPS50147291A (ja) | 1975-11-26 |
| JPS6012787B2 true JPS6012787B2 (ja) | 1985-04-03 |
Family
ID=12960433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49054073A Expired JPS6012787B2 (ja) | 1974-05-15 | 1974-05-15 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6012787B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62196264U (ja) * | 1986-05-29 | 1987-12-14 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52137244A (en) * | 1976-05-12 | 1977-11-16 | Fujitsu Ltd | Complementary mos driving circuit |
-
1974
- 1974-05-15 JP JP49054073A patent/JPS6012787B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62196264U (ja) * | 1986-05-29 | 1987-12-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS50147291A (ja) | 1975-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2771729B2 (ja) | チャージポンプ回路 | |
| KR100271844B1 (ko) | 실리콘 온 인슐레이터 구조의 상보형 금속 산화막 반도체 회로 | |
| US4122360A (en) | Logic circuit using CMOS transistors | |
| JPS5869124A (ja) | 半導体集積回路 | |
| JPH02110717A (ja) | トランジスタのベース電流補償回路 | |
| JPH0152906B2 (ja) | ||
| US4982120A (en) | Power supply decoupling mechanism for integrated circuits | |
| JPH0344423B2 (ja) | ||
| US6636073B2 (en) | Semiconductor integrated circuit | |
| US4868627A (en) | Complementary semiconductor integrated circuit device capable of absorbing noise | |
| JPH0439785B2 (ja) | ||
| JP2613579B2 (ja) | 集積半導体回路内の発生器回路 | |
| JP2741712B2 (ja) | 半導体集積回路装置 | |
| JPS5842659B2 (ja) | トランジスタカイロ | |
| JPH07235608A (ja) | 半導体集積回路装置 | |
| JP2557534B2 (ja) | 半導体集積回路装置 | |
| JPH0219979B2 (ja) | ||
| JPH02122562A (ja) | 半導体集積回路 | |
| JPH0531381B2 (ja) | ||
| JPH0532908B2 (ja) | ||
| JPS6187357A (ja) | 半導体集積回路装置 | |
| JPS60227460A (ja) | 相補型ｍｉｓ半導体装置 | |
| JPH09321149A (ja) | 入出力保護回路を有する半導体装置 | |
| JP3077197B2 (ja) | 半導体装置 | |
| JPH0298213A (ja) | 半導体記憶装置の出力回路 |