JPH0370791B2 - - Google Patents
Info
- Publication number
- JPH0370791B2 JPH0370791B2 JP56154916A JP15491681A JPH0370791B2 JP H0370791 B2 JPH0370791 B2 JP H0370791B2 JP 56154916 A JP56154916 A JP 56154916A JP 15491681 A JP15491681 A JP 15491681A JP H0370791 B2 JPH0370791 B2 JP H0370791B2
- Authority
- JP
- Japan
- Prior art keywords
- turn
- circuit
- delay time
- under test
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 38
- 238000005259 measurement Methods 0.000 claims description 11
- 230000010355 oscillation Effects 0.000 claims description 9
- 230000001419 dependent effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 6
- 230000001934 delay Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3016—Delay or race condition test, e.g. race hazard test
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/03—Logic gate active element oscillator
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の詳細な説明】
この発明は新しい技術又は新しいプロセスのテ
ストを行うとき、しばしば、LSI技術によつてチ
ツプ上に設けられるテスト手段に関する。更に具
体的に言えば、この発明はLSIチツプにおける遅
延時間を測定する回路、特にチツプ上のサンプル
回路のターンオン遅延時間及びターンオフ遅延時
間を別々に測定することが可能な新規な回路に関
するものである。
ストを行うとき、しばしば、LSI技術によつてチ
ツプ上に設けられるテスト手段に関する。更に具
体的に言えば、この発明はLSIチツプにおける遅
延時間を測定する回路、特にチツプ上のサンプル
回路のターンオン遅延時間及びターンオフ遅延時
間を別々に測定することが可能な新規な回路に関
するものである。
LSIチツプの製造に関して何らかの変更が行わ
れるときには、変更部及び新しいチツプを十分に
テストする必要がある。変更部をテストする１つ
の技法は種々の回路構成を含んだサンプル・チツ
プを用いるものである。その回路構成の１部に
は、他の部分をテストするための助けとなるテス
ト回路が含まれる。新しい製造技術の価値を判定
する上で非常に重要な１つのパラメータはチツプ
上の種々の回路によつて導入される遅延である。
LSIチツプはその上に順序付けられた多数の回路
を有するので、個々の回路における遅延時間が長
くなることは許されないのである。遅延時間が短
くなればなるほど、回路の動作は高速になり、ひ
いては、これらの回路を用いる装置の動作も高速
になる。
れるときには、変更部及び新しいチツプを十分に
テストする必要がある。変更部をテストする１つ
の技法は種々の回路構成を含んだサンプル・チツ
プを用いるものである。その回路構成の１部に
は、他の部分をテストするための助けとなるテス
ト回路が含まれる。新しい製造技術の価値を判定
する上で非常に重要な１つのパラメータはチツプ
上の種々の回路によつて導入される遅延である。
LSIチツプはその上に順序付けられた多数の回路
を有するので、個々の回路における遅延時間が長
くなることは許されないのである。遅延時間が短
くなればなるほど、回路の動作は高速になり、ひ
いては、これらの回路を用いる装置の動作も高速
になる。
この発明の目的はLSIチツプ上の回路の遅延時
間を測定するための改良された測定回路を提供す
ることである。
間を測定するための改良された測定回路を提供す
ることである。
この発明の更に具体的な目的はチツプ上の回路
のターンオン遅延時間及びターンオフ遅延時間を
別々に測定することのできる改良された測定回路
を提供することである。
のターンオン遅延時間及びターンオフ遅延時間を
別々に測定することのできる改良された測定回路
を提供することである。
この発明の好適な実施例は論理チエーン中に２
つの関連したフイードバツク・ループ、即ち内側
ループ及び外側ループを有する。内側ループ及び
外側ループにおける信号の長さは、テストされる
回路の遅延時間だけ異なる。各ループは発振状態
にされ、出力信号の低レベル部分及び高レベル部
分の長さ、即ち持続時間が測定される。２つのル
ープに関する出力信号の低レベル部分の持続時間
の差及び高レベル部分の持続時間の差は被テスト
回路のターンオン遅延時間及びターンオフ遅延時
間に対応している。
つの関連したフイードバツク・ループ、即ち内側
ループ及び外側ループを有する。内側ループ及び
外側ループにおける信号の長さは、テストされる
回路の遅延時間だけ異なる。各ループは発振状態
にされ、出力信号の低レベル部分及び高レベル部
分の長さ、即ち持続時間が測定される。２つのル
ープに関する出力信号の低レベル部分の持続時間
の差及び高レベル部分の持続時間の差は被テスト
回路のターンオン遅延時間及びターンオフ遅延時
間に対応している。
この発明の長所はチツプ上の回路のターンオン
遅延時間及びターンオフ遅延時間を別々に測定す
ることを可能ならしめることである。
遅延時間及びターンオフ遅延時間を別々に測定す
ることを可能ならしめることである。
この発明のもう１つの長所はチツプ上に設けた
複数のテスト回路のうちの１つを他の回路のター
ンオン遅延時間及びターンオフ遅延時間を測定す
るために容易に適用しうることである。
複数のテスト回路のうちの１つを他の回路のター
ンオン遅延時間及びターンオフ遅延時間を測定す
るために容易に適用しうることである。
これから図面を参照しながら、この発明の実施
例について詳しく説明する。第１図はこの発明の
測定回路を概略的に示す図である。測定回路は２
つのオア回路１，２と４つのノア回路３，４，
５，６を含む。後で述べる理由により、オア回路
２の代りに単純な遅延回路を用いてもよい。更に
第１図には、被テスト回路としてのオア回路７、
チツプ外から来る信号を受け取るレシーバ８、及
びチツプ外へ信号を出すドライバー９が示されて
いる。レシーバ及びドライバが１つずつ示されて
いるが、必要に応じて複数のレシーバ及びドライ
バが用いられることはもちろんである。この実施
例において、ノア回路５とノア回路６とはほぼ同
一であることが重要である。
例について詳しく説明する。第１図はこの発明の
測定回路を概略的に示す図である。測定回路は２
つのオア回路１，２と４つのノア回路３，４，
５，６を含む。後で述べる理由により、オア回路
２の代りに単純な遅延回路を用いてもよい。更に
第１図には、被テスト回路としてのオア回路７、
チツプ外から来る信号を受け取るレシーバ８、及
びチツプ外へ信号を出すドライバー９が示されて
いる。レシーバ及びドライバが１つずつ示されて
いるが、必要に応じて複数のレシーバ及びドライ
バが用いられることはもちろんである。この実施
例において、ノア回路５とノア回路６とはほぼ同
一であることが重要である。
測定のための回路の動作について順次説明す
る。最初、入力IN１及びIN２は低レベルにセツ
トされ、入力IN３は高レベルにセツトされる。
その結果、被テスト回路７、オア回路１，２、ノ
ア回路３，４及び５を含む外側ループにおいて発
振が起こり、出力OUTとして第２図に示されて
いる様な信号が生じる。出力OUTはノア回路３
が低レベル入力を受け取つている時間t1中低レベ
ルにとどまる。この場合、ノア回路３はノア回路
４に高レベル信号を与えて、それをオンにする。
即ち、ノア回路４の出力は低レベルになる。この
様に、ノア回路はオンのとき低レベル出力を生
じ、オフのとき高レベル出力を生じるものとす
る。一方、オア回路はオンのとき高レベル出力を
生じ、オフのとき低レベル出力を生じるものとす
る。ノア回路４の低レベル出力はノア回路５をオ
フにする。即ち、ノア回路５は高レベル出力を生
じ、これによつて被テスト回路７をオンにする。
被テスト回路７の高レベル出力はオア回路１及び
２を介してノア回路３に与えられて、それをオフ
にする。その結果、出力OUTは高レベルになる。
結局、第２図に示されている出力OUTが低レベ
ルにとどまる時間t1は、ノア回路４のターンオン
遅延時間、ノア回路５のターンオフ遅延時間、被
テスト回路７のターンオン遅延時間、オア回路１
のターンオン遅延時間、オア回路２のターンオン
遅延時間、及びノア回路３のターンオン遅延時間
の和に等しい。同様に、第２図に示されている出
力OUTが高レベルにとどまる時間t2はノア回路
４のターンオフ遅延時間、ノア回路５のターンオ
ン遅延時間、被テスト回路７のターンオフ遅延時
間、オア回路１のターンオフ遅延時間、及びノア
回路３のターンオフ遅延時間の和に等しい。この
様な動作関係から明らかな様に、オア回路２は発
振ループに追加の遅延を導入するだけの役目を有
する。この実施例では、時間t1及びt2を測定する
のに都合のよい長さにするためにオア回路２が用
いられているのである。従つて、適当な遅延をも
たらす遅延線その他の回路をオア回路２の代りに
用いることもできる。
る。最初、入力IN１及びIN２は低レベルにセツ
トされ、入力IN３は高レベルにセツトされる。
その結果、被テスト回路７、オア回路１，２、ノ
ア回路３，４及び５を含む外側ループにおいて発
振が起こり、出力OUTとして第２図に示されて
いる様な信号が生じる。出力OUTはノア回路３
が低レベル入力を受け取つている時間t1中低レベ
ルにとどまる。この場合、ノア回路３はノア回路
４に高レベル信号を与えて、それをオンにする。
即ち、ノア回路４の出力は低レベルになる。この
様に、ノア回路はオンのとき低レベル出力を生
じ、オフのとき高レベル出力を生じるものとす
る。一方、オア回路はオンのとき高レベル出力を
生じ、オフのとき低レベル出力を生じるものとす
る。ノア回路４の低レベル出力はノア回路５をオ
フにする。即ち、ノア回路５は高レベル出力を生
じ、これによつて被テスト回路７をオンにする。
被テスト回路７の高レベル出力はオア回路１及び
２を介してノア回路３に与えられて、それをオフ
にする。その結果、出力OUTは高レベルになる。
結局、第２図に示されている出力OUTが低レベ
ルにとどまる時間t1は、ノア回路４のターンオン
遅延時間、ノア回路５のターンオフ遅延時間、被
テスト回路７のターンオン遅延時間、オア回路１
のターンオン遅延時間、オア回路２のターンオン
遅延時間、及びノア回路３のターンオン遅延時間
の和に等しい。同様に、第２図に示されている出
力OUTが高レベルにとどまる時間t2はノア回路
４のターンオフ遅延時間、ノア回路５のターンオ
ン遅延時間、被テスト回路７のターンオフ遅延時
間、オア回路１のターンオフ遅延時間、及びノア
回路３のターンオフ遅延時間の和に等しい。この
様な動作関係から明らかな様に、オア回路２は発
振ループに追加の遅延を導入するだけの役目を有
する。この実施例では、時間t1及びt2を測定する
のに都合のよい長さにするためにオア回路２が用
いられているのである。従つて、適当な遅延をも
たらす遅延線その他の回路をオア回路２の代りに
用いることもできる。
次の測定は、入力IN１及びIN３を低レベルに
し且つ入力IN２を高レベルにした状態で行われ
る。この場合、ノア回路３，４，６、オア回路
１，２を含む内側ループにおいて発振が起こる。
この場合の出力OUTの信号波形は第３図に示さ
れている。出力OUTが低レベルにとどまる時間
t3は、ノア回路４のターンオン遅延時間、ノア回
路６のターンオフ遅延時間、オア回路１のターン
オン遅延時間、オア回路２のターンオン遅延時間
及びノア回路３のターンオン遅延時間の和に等し
い。又、出力OUTが高レベルにとどまる時間t4
は、ノア回路４のターンオフ遅延時間、ノア回路
６のターンオン遅延時間、オア回路１のターンオ
フ遅延時間、及びノア回路３のターンオフ遅延時
間の和に等しい。
し且つ入力IN２を高レベルにした状態で行われ
る。この場合、ノア回路３，４，６、オア回路
１，２を含む内側ループにおいて発振が起こる。
この場合の出力OUTの信号波形は第３図に示さ
れている。出力OUTが低レベルにとどまる時間
t3は、ノア回路４のターンオン遅延時間、ノア回
路６のターンオフ遅延時間、オア回路１のターン
オン遅延時間、オア回路２のターンオン遅延時間
及びノア回路３のターンオン遅延時間の和に等し
い。又、出力OUTが高レベルにとどまる時間t4
は、ノア回路４のターンオフ遅延時間、ノア回路
６のターンオン遅延時間、オア回路１のターンオ
フ遅延時間、及びノア回路３のターンオフ遅延時
間の和に等しい。
時間t1及びt3は２つの点で異なつていることが
分かる。即ち、時間t1は被テスト回路７のターン
オン遅延時間を含むが、時間t3はそれを含まな
い。又、時間t1がノア回路５のターンオフ遅延時
間を含むのに対して、時間t3はノア回路６のター
ンオフ遅延時間を含む。時間t1及びt3の残りの要
素は全て同じである。好適な実施例においては、
ノア回路５及び６はできるだけ同等なものとして
構成されるので、それらのターンオフ遅延時間も
ほぼ同等であると考えられることができる。そう
すると、時間t1と時間t3との差は被テスト回路７
のターンオン遅延時間に等しくなる。従つて、時
間t1及びt3を測定して両者の差を求めることによ
り、被テスト回路７のターンオン遅延時間を知る
ことができる。
分かる。即ち、時間t1は被テスト回路７のターン
オン遅延時間を含むが、時間t3はそれを含まな
い。又、時間t1がノア回路５のターンオフ遅延時
間を含むのに対して、時間t3はノア回路６のター
ンオフ遅延時間を含む。時間t1及びt3の残りの要
素は全て同じである。好適な実施例においては、
ノア回路５及び６はできるだけ同等なものとして
構成されるので、それらのターンオフ遅延時間も
ほぼ同等であると考えられることができる。そう
すると、時間t1と時間t3との差は被テスト回路７
のターンオン遅延時間に等しくなる。従つて、時
間t1及びt3を測定して両者の差を求めることによ
り、被テスト回路７のターンオン遅延時間を知る
ことができる。
同様に、時間t2及びt4も２つの点で異なつてい
る。時間t2が被テスト回路７のターンオフ遅延時
間を含むのに対し、時間t4はそれを含まない。
又、時間t2がノア回路５のターンオン遅延時間を
含むのに対し、時間t4はノア回路６のターンオン
遅延時間を含む。ノア回路５及び６のターンオン
遅延時間が同等であるとすると、時間t2と時間t4
との差は被テスト回路７のターンオフ遅延時間に
等しい。従つて、時間t2及びt4を測定して両者の
差を求めることにより、被テスト回路７のターン
オフ遅延時間を知ることができる。
る。時間t2が被テスト回路７のターンオフ遅延時
間を含むのに対し、時間t4はそれを含まない。
又、時間t2がノア回路５のターンオン遅延時間を
含むのに対し、時間t4はノア回路６のターンオン
遅延時間を含む。ノア回路５及び６のターンオン
遅延時間が同等であるとすると、時間t2と時間t4
との差は被テスト回路７のターンオフ遅延時間に
等しい。従つて、時間t2及びt4を測定して両者の
差を求めることにより、被テスト回路７のターン
オフ遅延時間を知ることができる。
第１図に示した実施例は特別の構成を有する
が、専門家には種々の変更が可能なことが理解さ
れる筈である。前述の様に、オア回路２の代りに
他の適当な遅延手段を用いてもよく、又、遅延を
導入する必要がないときには、オア回路２を除去
すればよい。
が、専門家には種々の変更が可能なことが理解さ
れる筈である。前述の様に、オア回路２の代りに
他の適当な遅延手段を用いてもよく、又、遅延を
導入する必要がないときには、オア回路２を除去
すればよい。
他の例として、ノア回路３の低レベル出力でな
く高レベル出力をドライバ９に与える様にするこ
とも考えられる。その場合、第２図及び第３図に
示されている信号波形は反転される。
く高レベル出力をドライバ９に与える様にするこ
とも考えられる。その場合、第２図及び第３図に
示されている信号波形は反転される。
又、出力OUTは任意の適当な回路点から取り
出すことが可能であり、２つのループに関して２
つの異なつた回路点から出力OUTを取り出す様
にしてもよい。その場合、必須の要件ではないけ
れど、２つの回路点から取り出される信号は互い
に同相であることが望ましい。同相でないときに
は、時間t1中の出力及び時間t3中の出力の一方が
高レベルのとき、他方が低レベルになり、時間t2
及びt4中の出力についても同様である。更に２つ
の回路点から出力を取り出す構成の場合には、２
つのドライバにおける遅延時間を同等にするこ
と、又は測定の際に２つのドライバにおける異な
つた遅延時間を考慮することが必要である。いず
れにせよ、ターンオン遅延時間及びターンオフ遅
延時間の測定のための外側ループ及び内側ループ
に関する出力の時間関係は維持される。
出すことが可能であり、２つのループに関して２
つの異なつた回路点から出力OUTを取り出す様
にしてもよい。その場合、必須の要件ではないけ
れど、２つの回路点から取り出される信号は互い
に同相であることが望ましい。同相でないときに
は、時間t1中の出力及び時間t3中の出力の一方が
高レベルのとき、他方が低レベルになり、時間t2
及びt4中の出力についても同様である。更に２つ
の回路点から出力を取り出す構成の場合には、２
つのドライバにおける遅延時間を同等にするこ
と、又は測定の際に２つのドライバにおける異な
つた遅延時間を考慮することが必要である。いず
れにせよ、ターンオン遅延時間及びターンオフ遅
延時間の測定のための外側ループ及び内側ループ
に関する出力の時間関係は維持される。
この様な種々の変更とは別に、本発明の本質的
な要件は被テスト回路のターンオン遅延時間及び
ターンオフ遅延時間に応じて異なつた信号を生じ
る２つの測定可能なループを有することである。
な要件は被テスト回路のターンオン遅延時間及び
ターンオフ遅延時間に応じて異なつた信号を生じ
る２つの測定可能なループを有することである。
この様なループを有する測定回路は、LSIチツ
プ上でテストすべき複数の回路のターンオン遅延
時間及びターンオフ遅延時間を測定する様に適用
可能である。その場合、被テスト回路を選択する
手段はその回路のターンオン遅延時間及びターン
オフ遅延時間に余分な遅延時間を加えることのな
い様に構成されなければならない。この様な手段
は当技術分野において周知であるから、詳しい説
明は省くことにする。
プ上でテストすべき複数の回路のターンオン遅延
時間及びターンオフ遅延時間を測定する様に適用
可能である。その場合、被テスト回路を選択する
手段はその回路のターンオン遅延時間及びターン
オフ遅延時間に余分な遅延時間を加えることのな
い様に構成されなければならない。この様な手段
は当技術分野において周知であるから、詳しい説
明は省くことにする。
第１図に示されている実施例は、被テスト回路
が反転論理を用いているものであるときには適正
に動作しない。その場合、測定の前に被テスト回
路の出力を反転することが必要になる。但し、単
に被テスト回路の後に反転器を接続するだけで
は、時間t1と時間t3との差は被テスト回路のター
ンオン遅延時間に等しくならず、それに反転器の
ターンオフ遅延時間を加えたものになる。同様
に、時間t2と時間t4との差は被テスト回路のター
ンオフ遅延時間と反転器のターンオン遅延時間と
の和になる。従つて、被テスト回路のターンオン
遅延時間及びターンオフ遅延時間を適正に測定す
る前に、反転器における遅延時間を知つておくこ
とが必要である。
が反転論理を用いているものであるときには適正
に動作しない。その場合、測定の前に被テスト回
路の出力を反転することが必要になる。但し、単
に被テスト回路の後に反転器を接続するだけで
は、時間t1と時間t3との差は被テスト回路のター
ンオン遅延時間に等しくならず、それに反転器の
ターンオフ遅延時間を加えたものになる。同様
に、時間t2と時間t4との差は被テスト回路のター
ンオフ遅延時間と反転器のターンオン遅延時間と
の和になる。従つて、被テスト回路のターンオン
遅延時間及びターンオフ遅延時間を適正に測定す
る前に、反転器における遅延時間を知つておくこ
とが必要である。
反転機能を有する被テスト回路のターンオン遅
延時間及びターンオフ遅延時間を測定するための
この発明の第２の実施例は第４図に示されてい
る。この実施例は全体的に反転論理に従つてお
り、ノア回路によつて構成されている。１入力ノ
ア回路１０，１１，１２，１３は単なる反転器で
もよい。この実施例を第１図の実施例と比較すれ
ば分かる様に、１入力ノア回路（若しくは反転
器）１１及び１２は第１図のオア回路２に対応し
ており、測定の便宜のために遅延をもたらすだけ
の役目を有する。
延時間及びターンオフ遅延時間を測定するための
この発明の第２の実施例は第４図に示されてい
る。この実施例は全体的に反転論理に従つてお
り、ノア回路によつて構成されている。１入力ノ
ア回路１０，１１，１２，１３は単なる反転器で
もよい。この実施例を第１図の実施例と比較すれ
ば分かる様に、１入力ノア回路（若しくは反転
器）１１及び１２は第１図のオア回路２に対応し
ており、測定の便宜のために遅延をもたらすだけ
の役目を有する。
入力IN１及びIN２が共に低レベルに維持され
且つ入力IN３が高レベルに維持されるとき、反
転機能を有する被テスト回路１５及びノア回路１
０，１４，１１，１２，１３，５を含む外側ルー
プが発振状態になり、第５図の様な出力OUTを
生じる。一方、入力IN１及びIN３が共に低レベ
ルに維持され且つ入力IN２が高レベルに維持さ
れるときは、被テスト回路１５及びノア回路１０
を含まず、ノア回路１４，１１，１２，１３，６
を含む内側ループが発振状態になり、第６図の様
な出力OUTを生じる。第１図乃至第３図に関連
した説明から類推できる様に、時間t5と時間t7と
の差は被テスト回路１５のターンオン遅延時間と
ノア回路１０のターンオフ遅延時間との和に等し
く、時間t6と時間t8との差は被テスト回路１５の
ターンオフ遅延時間とノア回路１０のターンオン
遅延時間との和に等しい。ノア回路１０のターン
オン遅延時間及びターンオフ遅延時間が予め知ら
れていれば、それらを前記の差から引くことによ
つて被テスト回路１５のターンオン遅延時間及び
ターンオフ遅延時間を求めることができる。
且つ入力IN３が高レベルに維持されるとき、反
転機能を有する被テスト回路１５及びノア回路１
０，１４，１１，１２，１３，５を含む外側ルー
プが発振状態になり、第５図の様な出力OUTを
生じる。一方、入力IN１及びIN３が共に低レベ
ルに維持され且つ入力IN２が高レベルに維持さ
れるときは、被テスト回路１５及びノア回路１０
を含まず、ノア回路１４，１１，１２，１３，６
を含む内側ループが発振状態になり、第６図の様
な出力OUTを生じる。第１図乃至第３図に関連
した説明から類推できる様に、時間t5と時間t7と
の差は被テスト回路１５のターンオン遅延時間と
ノア回路１０のターンオフ遅延時間との和に等し
く、時間t6と時間t8との差は被テスト回路１５の
ターンオフ遅延時間とノア回路１０のターンオン
遅延時間との和に等しい。ノア回路１０のターン
オン遅延時間及びターンオフ遅延時間が予め知ら
れていれば、それらを前記の差から引くことによ
つて被テスト回路１５のターンオン遅延時間及び
ターンオフ遅延時間を求めることができる。
開示した実施例はオア回路及びノア回路を用い
るものであるが、この発明はこれに限定されるわ
けではない。例えば、アンド回路、ナンド回路等
の他の論理回路を用いて本発明を実施すること
も、もちろん可能である。
るものであるが、この発明はこれに限定されるわ
けではない。例えば、アンド回路、ナンド回路等
の他の論理回路を用いて本発明を実施すること
も、もちろん可能である。
第１図はこの発明の第１の実施例の回路構成を
示す図、第２図は第１図の構成における外側ルー
プの発振による出力の波形を示す図、第３図は第
１図の構成における内側ループの発振による出力
の波形を示す図、第４図はこの発明の第２の実施
例の回路構成を示す図、第５図は第４図の構成に
おける外側ループの発振による出力の波形を示す
図、第６図は第４図の構成における内側ループの
発振による出力の波形を示す図である。 １及び２……オア回路、３，４，５，６，１
０，１１，１２，１３及び１４……ノア回路、７
及び１５……被テスト回路、８……レシーバ、９
……ドライバ。
示す図、第２図は第１図の構成における外側ルー
プの発振による出力の波形を示す図、第３図は第
１図の構成における内側ループの発振による出力
の波形を示す図、第４図はこの発明の第２の実施
例の回路構成を示す図、第５図は第４図の構成に
おける外側ループの発振による出力の波形を示す
図、第６図は第４図の構成における内側ループの
発振による出力の波形を示す図である。 １及び２……オア回路、３，４，５，６，１
０，１１，１２，１３及び１４……ノア回路、７
及び１５……被テスト回路、８……レシーバ、９
……ドライバ。
Claims (1)
- 【特許請求の範囲】 １ LSIチツプ上の被測定論理回路のターンオン
遅延時間及びターンオフ遅延時間を測定するため
の回路であつて、 上記被測定論理回路と他の複数の論理回路とを
含む第１のループと、 上記複数の論理回路を上記第１のループと共有
し且つ上記被測定論理回路を含まない第２のルー
プと、 上記第１及び第２のループに接続されていて、
上記第１のループに於いて上記被測定論理回路の
ターンオン及びターンオフを伴う発振を起こさせ
て、上記被測定論理回路のターンオン遅延時間に
部分的に依存した持続時間の第１部分及び上記被
測定論理回路のターンオフ遅延時間に部分的に依
存した持続時間の第２部分を有する第１の信号を
生じさせる機能、及び上記第２のループに於いて
発振を起こさせて、上記第１の信号の第１部分及
び第２部分に夫々対比すべき第１部分及び第２部
分を有する第２の信号を生じさせる機能を有する
制御手段と、 上記第１及び第２の信号の両方の第１部分の持
続時間の差を求めることにより上記ターンオン遅
延時間を測定し、且つ上記第１及び第２の信号の
両方の第２部分の持続時間の差を求めることによ
り上記ターンオフ遅延時間を測定する手段と を有する遅延時間測定回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/217,373 US4392105A (en) | 1980-12-17 | 1980-12-17 | Test circuit for delay measurements on a LSI chip |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57101770A JPS57101770A (en) | 1982-06-24 |
| JPH0370791B2 true JPH0370791B2 (ja) | 1991-11-08 |
Family
ID=22810800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56154916A Granted JPS57101770A (en) | 1980-12-17 | 1981-10-01 | Time-delayed measuring circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4392105A (ja) |
| EP (1) | EP0054111B1 (ja) |
| JP (1) | JPS57101770A (ja) |
| DE (1) | DE3169410D1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4489272A (en) * | 1982-07-06 | 1984-12-18 | International Business Machines Corporation | Test circuit for turn-on and turn-off delay measurements |
| US4517532A (en) * | 1983-07-01 | 1985-05-14 | Motorola, Inc. | Programmable ring oscillator |
| US4527126A (en) * | 1983-08-26 | 1985-07-02 | Micro Component Technology, Inc. | AC parametric circuit having adjustable delay lock loop |
| US4660197A (en) * | 1985-11-01 | 1987-04-21 | Teradyne, Inc. | Circuitry for synchronizing a multiple channel circuit tester |
| US4712061A (en) * | 1986-02-24 | 1987-12-08 | Gould Inc. | Small propagation delay measurement for digital logic |
| US4980586A (en) * | 1987-10-07 | 1990-12-25 | Tektronix, Inc. | Digital integrated circuit propagation delay regulator |
| US5013944A (en) * | 1989-04-20 | 1991-05-07 | International Business Machines Corporation | Programmable delay line utilizing measured actual delays to provide a highly accurate delay |
| US4978927A (en) * | 1989-11-08 | 1990-12-18 | International Business Machines Corporation | Programmable voltage controlled ring oscillator |
| US5068547A (en) * | 1990-09-05 | 1991-11-26 | Lsi Logic Corporation | Process monitor circuit |
| US5291141A (en) * | 1991-09-30 | 1994-03-01 | Hughes Aircraft Company | Method for continuously measuring delay margins in digital systems |
| DE4222130C2 (de) * | 1992-07-06 | 1995-12-14 | Heraeus Noblelight Gmbh | Hochleistungsstrahler |
| JPH0643220A (ja) * | 1992-07-23 | 1994-02-18 | Hitachi Ltd | 半導体集積回路装置 |
| JP3455982B2 (ja) * | 1993-01-14 | 2003-10-14 | 株式会社デンソー | 偶数段リングオシレータ及びパルス位相差符号化回路 |
| FR2737066B1 (fr) * | 1995-07-20 | 1997-09-19 | Matra Mhs | Dispositif de conversion analogique-numerique |
| US5787092A (en) * | 1997-05-27 | 1998-07-28 | Hewlett-Packard Co. | Test chip circuit for on-chip timing characterization |
| CA2308820A1 (en) * | 2000-05-15 | 2001-11-15 | The Governors Of The University Of Alberta | Wireless radio frequency technique design and method for testing of integrated circuits and wafers |
| US6407607B1 (en) | 2000-12-04 | 2002-06-18 | Taiwan Semiconductor Manufacturing Company | In and out of phase signal generating circuit |
| US7489204B2 (en) * | 2005-06-30 | 2009-02-10 | International Business Machines Corporation | Method and structure for chip-level testing of wire delay independent of silicon delay |
| KR20070087846A (ko) * | 2005-12-28 | 2007-08-29 | 동부일렉트로닉스 주식회사 | 연결배선의 지연시간 특성 분석용 테스트 패턴 및 테스트패턴을 이용한 지연시간 특성 분석방법 |
| US12347522B2 (en) | 2022-04-27 | 2025-07-01 | Synopsys, Inc. | On-chip automation of clock-to-Q access time measurement of a memory device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU506813A1 (ru) | 1974-10-04 | 1976-03-15 | Пензенский Филиал Всесоюзного Научно-Исследовательского Технологического Института Приборостроения | Устройство дл измерени динамических параметров электронных блоков |
| US4063080A (en) * | 1976-06-30 | 1977-12-13 | International Business Machines Corporation | Method of propagation delay testing a level sensitive array logic system |
| SU725048A1 (ru) * | 1978-04-04 | 1980-03-30 | Предприятие П/Я В-8730 | Устройство дл измерени динамических параметров микросхем |
-
1980
- 1980-12-17 US US06/217,373 patent/US4392105A/en not_active Expired - Lifetime
-
1981
- 1981-09-23 DE DE8181107582T patent/DE3169410D1/de not_active Expired
- 1981-09-23 EP EP81107582A patent/EP0054111B1/en not_active Expired
- 1981-10-01 JP JP56154916A patent/JPS57101770A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4392105A (en) | 1983-07-05 |
| JPS57101770A (en) | 1982-06-24 |
| EP0054111A1 (en) | 1982-06-23 |
| DE3169410D1 (en) | 1985-04-25 |
| EP0054111B1 (en) | 1985-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4392105A (en) | Test circuit for delay measurements on a LSI chip | |
| US4146835A (en) | Testing the differential response times of a plurality of circuits | |
| JPS63175780A (ja) | 論理集積回路 | |
| US4710653A (en) | Edge detector circuit and oscillator using same | |
| US4489272A (en) | Test circuit for turn-on and turn-off delay measurements | |
| US7046094B2 (en) | Method and ring oscillator circuit for measuring circuit delays over a wide operating range | |
| JPH0136597B2 (ja) | ||
| JPH04265873A (ja) | 遅延時間測定回路付論理回路 | |
| JPH09214296A (ja) | 半導体装置のシュミット入力バッファ回路とその検査方法 | |
| JPH06289096A (ja) | 半導体集積回路 | |
| JPS62274276A (ja) | 半導体集積回路装置 | |
| SU534882A1 (ru) | Детектор частотно-манипулированного сигнала | |
| JPS63169581A (ja) | スキヤンデザイン回路 | |
| JPH02249982A (ja) | 半導体集積回路装置 | |
| SU754338A1 (ru) | Устройство для измерения временных параметров электронных схем1 | |
| JPS61149866A (ja) | 半導体集積回路 | |
| JPH1054866A (ja) | 半導体集積回路装置 | |
| JPH09329650A (ja) | 遅延時間測定方法および装置 | |
| JPH04346085A (ja) | 論理集積回路 | |
| JPH01210875A (ja) | プリスケーラのテスト方法 | |
| JPH0389180A (ja) | 期待パターンの後半反転回路 | |
| JPS62249081A (ja) | 半導体集積回路 | |
| US20020067196A1 (en) | In and out of phase signal generating circuit | |
| JPH01192215A (ja) | 半導体集積論理回路 | |
| JPS62298215A (ja) | リング発振回路 |