JPH04346085A - 論理集積回路 - Google Patents
論理集積回路Info
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- JPH04346085A JPH04346085A JP3117769A JP11776991A JPH04346085A JP H04346085 A JPH04346085 A JP H04346085A JP 3117769 A JP3117769 A JP 3117769A JP 11776991 A JP11776991 A JP 11776991A JP H04346085 A JPH04346085 A JP H04346085A
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- Japan
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- logic integrated
- circuit
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- Pending
Links
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- 238000005259 measurement Methods 0.000 description 14
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- 238000010998 test method Methods 0.000 description 4
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- 230000000694 effects Effects 0.000 description 2
- 101100421911 Arabidopsis thaliana SOT18 gene Proteins 0.000 description 1
- 101000994667 Homo sapiens Potassium voltage-gated channel subfamily KQT member 2 Proteins 0.000 description 1
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Landscapes
- Shift Register Type Memory (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、試験容易な論理集積回
路の構成に関し、特に、ディレイテストの容易な論理集
積回路に関する。
路の構成に関し、特に、ディレイテストの容易な論理集
積回路に関する。
【０００２】
【従来の技術】従来のスキャンパスを有する論理集積回
路では、同相のクロックで動作するスキャンＦ／Ｆ間の
組合せ論理回路は、スキャンイン動作、ノーマルモード
でのクロック動作、スキャンアウト動作を繰り返すこと
によりテストしていた。
路では、同相のクロックで動作するスキャンＦ／Ｆ間の
組合せ論理回路は、スキャンイン動作、ノーマルモード
でのクロック動作、スキャンアウト動作を繰り返すこと
によりテストしていた。
【０００３】
【発明が解決しようとする課題】この従来の論理集積回
路では、クロックの入力により、全てのＦ／Ｆが変化す
る可能性があり、特定のパスのディレイテストを行うこ
とが困難であるという問題点があった。
路では、クロックの入力により、全てのＦ／Ｆが変化す
る可能性があり、特定のパスのディレイテストを行うこ
とが困難であるという問題点があった。
【０００４】また、論理集積回路の動作速度が非常に高
速な場合、テスト時のクロックレートを十分に高くする
ことが困難であり、精度のよいディレイテストが困難で
あるという問題点があった。
速な場合、テスト時のクロックレートを十分に高くする
ことが困難であり、精度のよいディレイテストが困難で
あるという問題点があった。
【０００５】本発明の目的は、特定のパスのディレイテ
ストを精度よく行うことにある。
ストを精度よく行うことにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、スキャンパスを有する論理集積回路にお
いて、シフトレジスタにより構成され、スキャンパスを
構成するＦ／Ｆの１つを指定する値を設定するＦ／Ｆ指
定レジスタと、Ｆ／Ｆ指定レジスタに設定された値によ
り、指定されたＦ／Ｆに対して、選択信号を送るデコー
ダ回路と、デコーダ回路の出力を無選択状態に切替える
イネーブル入力と、各Ｆ／Ｆ毎に設けられ、Ｆ／Ｆの出
力とデコーダの選択信号を入力とし、出力がＦ／Ｆ間の
論理を構成する組合せ回路の入力となっているエクスク
ルーシブオアゲートとを設けたものである。
に、本発明は、スキャンパスを有する論理集積回路にお
いて、シフトレジスタにより構成され、スキャンパスを
構成するＦ／Ｆの１つを指定する値を設定するＦ／Ｆ指
定レジスタと、Ｆ／Ｆ指定レジスタに設定された値によ
り、指定されたＦ／Ｆに対して、選択信号を送るデコー
ダ回路と、デコーダ回路の出力を無選択状態に切替える
イネーブル入力と、各Ｆ／Ｆ毎に設けられ、Ｆ／Ｆの出
力とデコーダの選択信号を入力とし、出力がＦ／Ｆ間の
論理を構成する組合せ回路の入力となっているエクスク
ルーシブオアゲートとを設けたものである。
【０００７】また、本発明は、Ｆ／Ｆ指定レジスタをシ
フトレジスタにより構成する代わりに、外部入力から、
直接、値を設定可能なＦ／Ｆ群により構成したものであ
る。
フトレジスタにより構成する代わりに、外部入力から、
直接、値を設定可能なＦ／Ｆ群により構成したものであ
る。
【０００８】さらに、本発明は、Ｆ／Ｆ指定レジスタを
シフトレジスタにより構成する代わりに、外部入力から
、直接、値を設定可能なラッチ群により構成したもので
ある。
シフトレジスタにより構成する代わりに、外部入力から
、直接、値を設定可能なラッチ群により構成したもので
ある。
【０００９】
【実施例】次に、本発明について、図面を参照して説明
する。図１は本発明の第１実施例の論理集積回路のブロ
ック図である。図１において、論理集積回路１は、Ｆ／
Ｆ指定レジスタ２、デコーダ回路３、スキャンＦ／Ｆ４
−１乃至４−ｎ、エクスクルーシブオアゲート５−１乃
至５−ｎ、組合せ論理回路６、スキャンイン入力ＳＩＮ
１４、スキャンアウト出力ＳＯＴ１８、イネーブル入力
ＥＮＢ１５、シフト制御入力ＳＦＴ１６、クロック入力
ＣＬＫ１７、及び図に示されていない他の入力と出力か
ら構成されている。
する。図１は本発明の第１実施例の論理集積回路のブロ
ック図である。図１において、論理集積回路１は、Ｆ／
Ｆ指定レジスタ２、デコーダ回路３、スキャンＦ／Ｆ４
−１乃至４−ｎ、エクスクルーシブオアゲート５−１乃
至５−ｎ、組合せ論理回路６、スキャンイン入力ＳＩＮ
１４、スキャンアウト出力ＳＯＴ１８、イネーブル入力
ＥＮＢ１５、シフト制御入力ＳＦＴ１６、クロック入力
ＣＬＫ１７、及び図に示されていない他の入力と出力か
ら構成されている。
【００１０】図２は、Ｆ／Ｆ指定レジスタ２の構成の一
例を示す回路図である。Ｆ／Ｆ指定レジスタ２は、Ｆ／
Ｆ２１−１乃至２１−ｍから構成されており、クロック
入力ＣＬＫ１７からのクロック信号により、スキャンイ
ン入力ＳＩＮ１８からのデータを取り込み、１クロック
毎に１ビットずつシフトする。これにより、ｍクロック
でｍ個のＦ／Ｆ２１−１乃至２１−ｍにｍビットのＦ／
Ｆ指定番号をセットすることができる。Ｆ／Ｆ指定レジ
スタ２を構成するＦ／Ｆの個数ｍは、スキャンＦ／Ｆ４
−１乃至４−ｎの個数ｎに対して、ｎ≦２ｍ を満たす
最小の整数ｍにより決定される。
例を示す回路図である。Ｆ／Ｆ指定レジスタ２は、Ｆ／
Ｆ２１−１乃至２１−ｍから構成されており、クロック
入力ＣＬＫ１７からのクロック信号により、スキャンイ
ン入力ＳＩＮ１８からのデータを取り込み、１クロック
毎に１ビットずつシフトする。これにより、ｍクロック
でｍ個のＦ／Ｆ２１−１乃至２１−ｍにｍビットのＦ／
Ｆ指定番号をセットすることができる。Ｆ／Ｆ指定レジ
スタ２を構成するＦ／Ｆの個数ｍは、スキャンＦ／Ｆ４
−１乃至４−ｎの個数ｎに対して、ｎ≦２ｍ を満たす
最小の整数ｍにより決定される。
【００１１】図３は、デコーダ回路３の構成の一例を示
す回路図で、スキャンＦ／Ｆの個数ｎが４の場合の回路
構成例である。表１は、その真理値表である。
す回路図で、スキャンＦ／Ｆの個数ｎが４の場合の回路
構成例である。表１は、その真理値表である。
【００１２】
【表１】
【００１３】この場合のデコーダ回路３は、ＡＮＤゲー
ト２２−１乃至２２−４及びＮＯＴゲート２３−１と２
３−２から構成されている。一般に、ｍビットのＦ／Ｆ
指定レジスタとｎ個のスキャンＦ／Ｆから構成される論
理集積回路の場合、デコーダ回路３は、ｎ個のＡＮＤゲ
ートとｍ個のＮＯＴゲートから構成することができる。 表１の真理値表に示すように、イネーブル入力ＥＮＢ１
５が０のときは、デコーダ回路３の出力が全て０となり
、どのスキャンＦ／Ｆも選択していない状態となる。 イネーブル入力ＥＮＢ１５が１のときは、Ｆ／Ｆ指定レ
ジスタ２の出力１１−１と１１−２の値により、デコー
ダ回路３の出力１２−１乃至１２−４の内の１つの出力
だけが１になる。
ト２２−１乃至２２−４及びＮＯＴゲート２３−１と２
３−２から構成されている。一般に、ｍビットのＦ／Ｆ
指定レジスタとｎ個のスキャンＦ／Ｆから構成される論
理集積回路の場合、デコーダ回路３は、ｎ個のＡＮＤゲ
ートとｍ個のＮＯＴゲートから構成することができる。 表１の真理値表に示すように、イネーブル入力ＥＮＢ１
５が０のときは、デコーダ回路３の出力が全て０となり
、どのスキャンＦ／Ｆも選択していない状態となる。 イネーブル入力ＥＮＢ１５が１のときは、Ｆ／Ｆ指定レ
ジスタ２の出力１１−１と１１−２の値により、デコー
ダ回路３の出力１２−１乃至１２−４の内の１つの出力
だけが１になる。
【００１４】図４は、スキャンＦ／Ｆ４−１の回路構成
の一例を示す回路図である。他のスキャンＦ／Ｆ４−２
乃至４−ｎも同じ構成である。Ｆ／Ｆ２８−１は、クロ
ック入力ＣＬＫ１７からのクロック信号に同期して、シ
フト制御入力ＳＦＴ１６が０のときに、組合せ論理回路
６の出力１３−１を入力Ｄを通して取り込み、シフト制
御入力ＳＦＴ１６が１のときに、Ｆ／Ｆ指定レジスタ２
の出力１９を入力ＳＩＮ２９−１を通して取り込む。ス
キャンＦ／Ｆ４−２乃至４−ｎについては、シフト制御
入力ＳＦＴ１６が１のときに、スキャンＦ／Ｆ４−１乃
至４−（ｎ−１）の出力を取り込む。これにより、シフ
トレジスタとして動作し、スキャンイン、スキャンアウ
ト動作により、スキャンＦ／Ｆに値をセットしたり、ス
キャンＦ／Ｆの値を読み出すことができる。
の一例を示す回路図である。他のスキャンＦ／Ｆ４−２
乃至４−ｎも同じ構成である。Ｆ／Ｆ２８−１は、クロ
ック入力ＣＬＫ１７からのクロック信号に同期して、シ
フト制御入力ＳＦＴ１６が０のときに、組合せ論理回路
６の出力１３−１を入力Ｄを通して取り込み、シフト制
御入力ＳＦＴ１６が１のときに、Ｆ／Ｆ指定レジスタ２
の出力１９を入力ＳＩＮ２９−１を通して取り込む。ス
キャンＦ／Ｆ４−２乃至４−ｎについては、シフト制御
入力ＳＦＴ１６が１のときに、スキャンＦ／Ｆ４−１乃
至４−（ｎ−１）の出力を取り込む。これにより、シフ
トレジスタとして動作し、スキャンイン、スキャンアウ
ト動作により、スキャンＦ／Ｆに値をセットしたり、ス
キャンＦ／Ｆの値を読み出すことができる。
【００１５】次に、前記論理集積回路１のディレイテス
トを行う手順について説明する。図５（Ａ）は、ディレ
イテストの手順を説明するために、論理集積回路１の一
部分を抜き出した回路図である。図５（Ａ）で、ディレ
イ測定パス３０は、前記組合せ論理回路６の一部分で、
ディレイ測定パス３０の始点がエクスクルーシブオアゲ
ート５−ｉに接続され、ディレイ測定パス３０の終点が
スキャンＦ／Ｆ４−ｊに接続されている。図５（Ｂ）は
、ディレイテストのタイムチャートを示す。このパスの
ディレイテストの手順は、以下のようになる。 （１）Ｆ／Ｆ指定レジスタ２にｉをセットする。 （２）スキャンＦ／Ｆ４−ｉに値ａ（０又は１）をセッ
トする。 （３）スキャンＦ／Ｆ４−ｊにパスの入力値ａに対する
パスの出力値ｂをセットする。 （４）残りのスキャンＦ／Ｆと入力に、ディレイ測定パ
ス３０を活性化するための条件値をセットする。（１）
乃至（４）は、１回のスキャンイン動作によってセット
する。 （５）イネーブル入力ＥＮＢ１５を０から１に変化させ
る。この結果、デコーダ回路３により選択された信号１
２−ｉが、０から１に変化し、ディレイ測定パス３０の
入力であるエクスクルーシブオアゲート５−ｉの出力が
反転する。 （６）クロック入力ＣＬＫ１７に、イネーブル入力ＥＮ
Ｂ１５より、測定時間ｔｃだけ遅れて、クロック信号を
入力する。この結果、ディレイ測定パス３０のディレイ
時間ｔｄが、測定時間ｔｃより小さければ、スキャンＦ
／Ｆ４−ｊは、ディレイ測定パス３０の変化後の出力値
ｂの否定を取り込む。逆に、ディレイ時間ｔｄが測定時
間ｔｃより大きければ、スキャンＦ／Ｆ４−ｊは、ディ
レイ測定パス３０の変化前の出力値ｂを取り込む。 （７）スキャンＦ／Ｆ４−ｊの値を、スキャンアウト動
作により読み出し、テストする。 （８）測定時間ｔｃを変えながら、スキャンＦ／Ｆ４−
ｊの変化を見ることにより、ディレイ測定パスのディレ
イ時間ｔｄを測定することができる。 （９）また、測定時間ｔｃを良品としての最大ディレイ
時間に設定して、スキャンＦ／Ｆ４−ｊの期待値をｂの
否定として、ＧＯ／ＮＯＧＯテストを行うことにより、
最大ディレイ時間より遅い回路を、不良品として判別す
ることができる。
トを行う手順について説明する。図５（Ａ）は、ディレ
イテストの手順を説明するために、論理集積回路１の一
部分を抜き出した回路図である。図５（Ａ）で、ディレ
イ測定パス３０は、前記組合せ論理回路６の一部分で、
ディレイ測定パス３０の始点がエクスクルーシブオアゲ
ート５−ｉに接続され、ディレイ測定パス３０の終点が
スキャンＦ／Ｆ４−ｊに接続されている。図５（Ｂ）は
、ディレイテストのタイムチャートを示す。このパスの
ディレイテストの手順は、以下のようになる。 （１）Ｆ／Ｆ指定レジスタ２にｉをセットする。 （２）スキャンＦ／Ｆ４−ｉに値ａ（０又は１）をセッ
トする。 （３）スキャンＦ／Ｆ４−ｊにパスの入力値ａに対する
パスの出力値ｂをセットする。 （４）残りのスキャンＦ／Ｆと入力に、ディレイ測定パ
ス３０を活性化するための条件値をセットする。（１）
乃至（４）は、１回のスキャンイン動作によってセット
する。 （５）イネーブル入力ＥＮＢ１５を０から１に変化させ
る。この結果、デコーダ回路３により選択された信号１
２−ｉが、０から１に変化し、ディレイ測定パス３０の
入力であるエクスクルーシブオアゲート５−ｉの出力が
反転する。 （６）クロック入力ＣＬＫ１７に、イネーブル入力ＥＮ
Ｂ１５より、測定時間ｔｃだけ遅れて、クロック信号を
入力する。この結果、ディレイ測定パス３０のディレイ
時間ｔｄが、測定時間ｔｃより小さければ、スキャンＦ
／Ｆ４−ｊは、ディレイ測定パス３０の変化後の出力値
ｂの否定を取り込む。逆に、ディレイ時間ｔｄが測定時
間ｔｃより大きければ、スキャンＦ／Ｆ４−ｊは、ディ
レイ測定パス３０の変化前の出力値ｂを取り込む。 （７）スキャンＦ／Ｆ４−ｊの値を、スキャンアウト動
作により読み出し、テストする。 （８）測定時間ｔｃを変えながら、スキャンＦ／Ｆ４−
ｊの変化を見ることにより、ディレイ測定パスのディレ
イ時間ｔｄを測定することができる。 （９）また、測定時間ｔｃを良品としての最大ディレイ
時間に設定して、スキャンＦ／Ｆ４−ｊの期待値をｂの
否定として、ＧＯ／ＮＯＧＯテストを行うことにより、
最大ディレイ時間より遅い回路を、不良品として判別す
ることができる。
【００１６】ディレイを測定したいパスの数だけ、（１
）乃至（９）を繰り返すことにより、論理集積回路１の
ディレイテストが完了する。
）乃至（９）を繰り返すことにより、論理集積回路１の
ディレイテストが完了する。
【００１７】図６は、本発明の第２実施例の論理集積回
路のブロック図である。Ｆ／Ｆ指定レジスタ２の回路構
成例を図７に示す。Ｆ／Ｆ指定レジスタ２は、ディレイ
値を測定するパスの始点となるスキャンＦ／Ｆ４−１乃
至４−ｎの一つを指定する値をクロック入力ＣＬＫ２１
７−２から入力したクロック信号に同期して取り込む。 第２実施例の論理集積回路のディレイテストの手順は、
前記第１実施例の論理集積回路のディレイテストの手順
において、（１）のＦ／Ｆ指定レジスタにｉをセットす
るのに、スキャンイン動作によりセットするのではなく
、直接外部入力からセットするという違いだけである。 また、図７に示されているＦ／Ｆ群２１−１乃至２１−
ｍの代わりに、ラッチ群を用いることができる。
路のブロック図である。Ｆ／Ｆ指定レジスタ２の回路構
成例を図７に示す。Ｆ／Ｆ指定レジスタ２は、ディレイ
値を測定するパスの始点となるスキャンＦ／Ｆ４−１乃
至４−ｎの一つを指定する値をクロック入力ＣＬＫ２１
７−２から入力したクロック信号に同期して取り込む。 第２実施例の論理集積回路のディレイテストの手順は、
前記第１実施例の論理集積回路のディレイテストの手順
において、（１）のＦ／Ｆ指定レジスタにｉをセットす
るのに、スキャンイン動作によりセットするのではなく
、直接外部入力からセットするという違いだけである。 また、図７に示されているＦ／Ｆ群２１−１乃至２１−
ｍの代わりに、ラッチ群を用いることができる。
【００１８】
【発明の効果】以上説明したように、本発明は、特定の
Ｆ／Ｆの出力のみを反転できるようにすることにより、
Ｆ／Ｆ間の組合せ論理回路を通るパスのディレイテスト
を精度よく行えるという効果を有する。
Ｆ／Ｆの出力のみを反転できるようにすることにより、
Ｆ／Ｆ間の組合せ論理回路を通るパスのディレイテスト
を精度よく行えるという効果を有する。
【図１】本発明の第１実施例の論理集積回路のブロック
図である。
図である。
【図２】本発明の第１実施例の論理集積回路に用いられ
るＦ／Ｆ指定レジスタの構成の一例を示す回路図である
。
るＦ／Ｆ指定レジスタの構成の一例を示す回路図である
。
【図３】本発明の第１実施例の論理集積回路に用いられ
るデコーダ回路の構成の一例を示す回路図である。
るデコーダ回路の構成の一例を示す回路図である。
【図４】本発明の第１実施例の論理集積回路に用いられ
るスキャンＦ／Ｆの構成の一例を示す回路図である。
るスキャンＦ／Ｆの構成の一例を示す回路図である。
【図５】本発明の第１実施例の論理集積回路の一部分を
抜き出した回路図及びそのディレイテストのタイムチャ
ートを示す図である。
抜き出した回路図及びそのディレイテストのタイムチャ
ートを示す図である。
【図６】本発明の第２実施例の論理集積回路のブロック
図である。
図である。
【図７】本発明の第２実施例の論理集積回路に用いられ
るＦ／Ｆ指定レジスタの構成の一例を示す回路図である
。
るＦ／Ｆ指定レジスタの構成の一例を示す回路図である
。
１ 論理集積回路
２ Ｆ／Ｆ指定レジスタ
３ デコーダ回路
４−１〜ｎ スキャンＦ／Ｆ
５−１〜ｎ エクスクルーシブオアゲート６ 組合
せ論理回路
せ論理回路
Claims (3)
- 【請求項１】スキャンパスを有する論理集積回路におい
て、シフトレジスタにより構成され、スキャンパスを構
成するＦ／Ｆの１つを指定する値を設定するＦ／Ｆ指定
レジスタと、Ｆ／Ｆ指定レジスタに設定された値により
、指定されたＦ／Ｆに対して、選択信号を送るデコーダ
回路と、デコーダ回路の出力を無選択状態に切替えるイ
ネーブル入力と、各Ｆ／Ｆ毎に設けられ、Ｆ／Ｆの出力
とデコーダの選択信号を入力とし、出力がＦ／Ｆ間の論
理を構成する組合せ回路の入力となっているエクスクル
ーシブオアゲートとを有することを特徴とする論理集積
回路。 - 【請求項２】請求項１におけるＦ／Ｆ指定レジスタをシ
フトレジスタにより構成する代わりに、外部入力から、
直接、値を設定可能なＦ／Ｆ群により構成したことを特
徴とする論理集積回路。 - 【請求項３】請求項１におけるＦ／Ｆ指定レジスタをシ
フトレジスタにより構成する代わりに、外部入力から、
直接、値を設定可能なラッチ群により構成したことを特
徴とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117769A JPH04346085A (ja) | 1991-05-23 | 1991-05-23 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117769A JPH04346085A (ja) | 1991-05-23 | 1991-05-23 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346085A true JPH04346085A (ja) | 1992-12-01 |
Family
ID=14719871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3117769A Pending JPH04346085A (ja) | 1991-05-23 | 1991-05-23 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04346085A (ja) |
-
1991
- 1991-05-23 JP JP3117769A patent/JPH04346085A/ja active Pending
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