JPH0731909B2 - 半導体記憶装置の動作方法 - Google Patents
半導体記憶装置の動作方法Info
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- JPH0731909B2 JPH0731909B2 JP61142821A JP14282186A JPH0731909B2 JP H0731909 B2 JPH0731909 B2 JP H0731909B2 JP 61142821 A JP61142821 A JP 61142821A JP 14282186 A JP14282186 A JP 14282186A JP H0731909 B2 JPH0731909 B2 JP H0731909B2
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Description
【発明の詳細な説明】 〔概要〕 本発明は、半導体記憶装置の動作方法に於いて、メモリ
・セルに蓄積された情報を読み出すことによって発生す
るビット線間の微少な差電圧をセンス増幅器に取り込ん
だ後は、読み出しを行ったメモリ・セルが接続されてい
る側のビット線のみを動作させることに依り、ビット線
の充放電電流を略1/2に低減させるようにしたものであ
る。
・セルに蓄積された情報を読み出すことによって発生す
るビット線間の微少な差電圧をセンス増幅器に取り込ん
だ後は、読み出しを行ったメモリ・セルが接続されてい
る側のビット線のみを動作させることに依り、ビット線
の充放電電流を略1/2に低減させるようにしたものであ
る。
本発明は、１トランジスタ・１キャパシタ型ダイナミッ
ク・ランダム・アクセス・メモリ（dynamic random a
ccess memory:DRAM）として知られている半導体記憶装
置を動作させる方法の改良に関する。
ク・ランダム・アクセス・メモリ（dynamic random a
ccess memory:DRAM）として知られている半導体記憶装
置を動作させる方法の改良に関する。
一般に、１トランジスタ・１キャパシタ型DRAMに於いて
は、微小な信号を一対のビット線間の差電圧として読み
出している為、ビット線等は電気的に、また、パターン
的に対称に形成されている。
は、微小な信号を一対のビット線間の差電圧として読み
出している為、ビット線等は電気的に、また、パターン
的に対称に形成されている。
第５図は従来の半導体記憶装置を説明する為の要部回路
説明図を表している。
説明図を表している。
図に於いて、BL及び▲▼はビット線、WL0及びWL1は
ワード線、MC1及びMC2はメモリ・セル、C1及びC2は情報
蓄積キャパシタ、SAはセンス増幅器をそれぞれ示してい
る。
ワード線、MC1及びMC2はメモリ・セル、C1及びC2は情報
蓄積キャパシタ、SAはセンス増幅器をそれぞれ示してい
る。
第６図は第５図に見られる半導体記憶装置の動作タイミ
ングを説明する為のタイミング・チャートを表し、第５
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。
ングを説明する為のタイミング・チャートを表し、第５
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。
図に於いて、VCCは正側電源電圧、VSSは接地側電源電圧
をそれぞれ示している。
をそれぞれ示している。
このような半導体記憶装置に於ける情報の読み出し動作
は良く知られているが、その概略を第５図及び第６図を
参照しつつ記述すると次の通りである。
は良く知られているが、その概略を第５図及び第６図を
参照しつつ記述すると次の通りである。
当初、ビット線BL及び▲▼を1/2VCCにプリ・チャー
ジする。
ジする。
次に、例えばワード線WL0のレベルを上昇させ、メモリ
・セルMC1を選択する。
・セルMC1を選択する。
メモリ・セルMC1に於ける情報蓄積キャパシタC1のレベ
ルは、情報“0"が蓄積されている場合にはVVSS、例えば
０〔Ｖ〕に、そして、情報“1"が蓄積されている場合に
はVCC、例えば５〔Ｖ〕になっている。
ルは、情報“0"が蓄積されている場合にはVVSS、例えば
０〔Ｖ〕に、そして、情報“1"が蓄積されている場合に
はVCC、例えば５〔Ｖ〕になっている。
その情報はビット線BL及び▲▼に微小な差電圧とし
て読み出され、その後、センス増幅器SAが動作して該差
電圧を増幅する。
て読み出され、その後、センス増幅器SAが動作して該差
電圧を増幅する。
前記説明から判るように、従来の半導体記憶装置に於い
ては、例えばビット線BLに接続されているメモリ・セル
を読み出しの対象として選択した場合であっても、ビッ
ト線BLもビット線▲▼と同様に充放電させている。
ては、例えばビット線BLに接続されているメモリ・セル
を読み出しの対象として選択した場合であっても、ビッ
ト線BLもビット線▲▼と同様に充放電させている。
そのようにする理由は、前記したように、ワード線WL0
を立ち上げてから或る時間たつとビット線BL及び▲
▼間に差電圧を生ずるが、その差電圧が極めて微小であ
ることに依る。
を立ち上げてから或る時間たつとビット線BL及び▲
▼間に差電圧を生ずるが、その差電圧が極めて微小であ
ることに依る。
即ち、一般に、ビット線の容量は、メモリ・セルに於け
る容量の10倍程度もあるので、読み出しの場合、メモリ
・セルの蓄積電荷をビット線に放出してもビット線間の
差電圧は僅かであり、従って、雑音に埋もれてしまう虞
が大きい。
る容量の10倍程度もあるので、読み出しの場合、メモリ
・セルの蓄積電荷をビット線に放出してもビット線間の
差電圧は僅かであり、従って、雑音に埋もれてしまう虞
が大きい。
そこでビット線BL及び▲▼を折り返しにして対称的
に動作させているものであり、従って、情報の読み出し
自体には不必要なビット線も動作させるようになってい
る。
に動作させているものであり、従って、情報の読み出し
自体には不必要なビット線も動作させるようになってい
る。
然しながら、近年、市販されようとしている1Mビットの
DRAMに於いては、ビット線が例えば約4000対、即ち、80
00本もあるので、その充放電に依る消費電流は極めて大
きいものとなり、しかも、そのうち4000本分は情報の読
み出し自体には直接関与しないものである。
DRAMに於いては、ビット線が例えば約4000対、即ち、80
00本もあるので、その充放電に依る消費電流は極めて大
きいものとなり、しかも、そのうち4000本分は情報の読
み出し自体には直接関与しないものである。
本発明は、読み出されようとするメモリ・セルが接続さ
れているビット線と対になっているビット線の動作を或
る時点から禁止することができる構成にして消費電流を
低減させた半導体記憶装置を提供する。
れているビット線と対になっているビット線の動作を或
る時点から禁止することができる構成にして消費電流を
低減させた半導体記憶装置を提供する。
本発明に依る半導体記憶装置の動作方法に於いては、メ
モリ・セル（例えばメモリ・セルMC1MC2）が接続され且
つ電源電圧の中間電位に充電される２本のビット線（例
えばビット線BL及び▲▼）をセンス増幅器（例えば
センス増幅器SA）と結ぶゲート・トランジスタ（例えば
ビット線切断及び接続用トランジスタQ1及びQ2）をメモ
リ・セルの読み出し時にはオン状態として該ビット線を
２本ともセンス増幅器と導通させ、次いで、前記ゲート
・トランジスタをオフにした状態で前記センス増幅器に
て差電圧（例えば1/2VCC±αに於けるα）の増幅を行
い、その後、読み出しが行われたメモリ・セル（例えば
メモリ・セルMC1）が接続されている側のビット線（例
えばビット線BL）のみをセンス増幅器と導通させる為に
対応する側の前記ゲート・トランジスタ（例えばビット
切断及び接続用トランジスタQ1）をオンにするようにし
ている。
モリ・セル（例えばメモリ・セルMC1MC2）が接続され且
つ電源電圧の中間電位に充電される２本のビット線（例
えばビット線BL及び▲▼）をセンス増幅器（例えば
センス増幅器SA）と結ぶゲート・トランジスタ（例えば
ビット線切断及び接続用トランジスタQ1及びQ2）をメモ
リ・セルの読み出し時にはオン状態として該ビット線を
２本ともセンス増幅器と導通させ、次いで、前記ゲート
・トランジスタをオフにした状態で前記センス増幅器に
て差電圧（例えば1/2VCC±αに於けるα）の増幅を行
い、その後、読み出しが行われたメモリ・セル（例えば
メモリ・セルMC1）が接続されている側のビット線（例
えばビット線BL）のみをセンス増幅器と導通させる為に
対応する側の前記ゲート・トランジスタ（例えばビット
切断及び接続用トランジスタQ1）をオンにするようにし
ている。
前記手段を採ることに依り、メモリ・セルに蓄積された
情報を読み出すことによって発生するビット線間の微少
な差電圧をセンス増幅器に取り込んだ後は、読み出しを
行ったメモリ・セルが接続されている側のビット線のみ
を動作させることになるから、ビット線の充放電電流を
略1/2に低減させることが可能であり、大規模の半導体
記憶装置を動作させる場合に好適である。
情報を読み出すことによって発生するビット線間の微少
な差電圧をセンス増幅器に取り込んだ後は、読み出しを
行ったメモリ・セルが接続されている側のビット線のみ
を動作させることになるから、ビット線の充放電電流を
略1/2に低減させることが可能であり、大規模の半導体
記憶装置を動作させる場合に好適である。
第１図は本発明一実施例の要部回路説明図を表し、第５
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味も持つものとする。
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味も持つものとする。
図に於いて、Q1及びQ2はビット線切断及び接続用トラン
ジスタ、φＬはトランジスタQ1の制御信号、φＲはトラ
ンジスタQ2の制御信号、N1及びN2はノードをそれぞれ示
している。
ジスタ、φＬはトランジスタQ1の制御信号、φＲはトラ
ンジスタQ2の制御信号、N1及びN2はノードをそれぞれ示
している。
図から明らかなように、本実施例に於いては、センス増
幅器SAとビット線BL及び▲▼との間にトランジスタ
Q1及びQ2を介在させ、そのトランジスタQ1及びQ2をオン
・オフさせることに依り、ビット線BL及び▲▼をセ
ンス増幅器SAと接続したり或いは遮断したりすることが
できるようになっている点で第５図に見られる従来例と
相違している。
幅器SAとビット線BL及び▲▼との間にトランジスタ
Q1及びQ2を介在させ、そのトランジスタQ1及びQ2をオン
・オフさせることに依り、ビット線BL及び▲▼をセ
ンス増幅器SAと接続したり或いは遮断したりすることが
できるようになっている点で第５図に見られる従来例と
相違している。
第２図は第１図に見られる本発明一実施例に於ける動作
タイミングを説明する為のタイミング・チャートを表
し、第１図、第５図、第６図に於いて用いた記号と同記
号は同部分を示すか或いは同じ意味を持つものとする。
タイミングを説明する為のタイミング・チャートを表
し、第１図、第５図、第６図に於いて用いた記号と同記
号は同部分を示すか或いは同じ意味を持つものとする。
第１図に見られる本発明一実施例の動作を第２図に見ら
れるタイミング・チャートを参照しつつ説明する。尚、
本実施例に於いては、情報読み出しの為に選択されるメ
モリ・セルMC1の情報蓄積キャパシタC1には情報“0"、
即ち、レベルとしてはVSS（例えば０〔Ｖ〕）が蓄積さ
れているものとする。
れるタイミング・チャートを参照しつつ説明する。尚、
本実施例に於いては、情報読み出しの為に選択されるメ
モリ・セルMC1の情報蓄積キャパシタC1には情報“0"、
即ち、レベルとしてはVSS（例えば０〔Ｖ〕）が蓄積さ
れているものとする。
当初、制御信号φＬ及びφＲのレベルをVCC＋Vth以上に
上昇させてトランジスタQ1及びQ2をオン状態にする。
上昇させてトランジスタQ1及びQ2をオン状態にする。
次に、プリ・チャージを行い、ビット線BL及び▲
▼、ノードN1及びN2を1/2VCCのレベルにする。
▼、ノードN1及びN2を1/2VCCのレベルにする。
次に、ワード線WL0のレベルを上昇させてメモリ・セルM
C1を選択する。
C1を選択する。
情報蓄積キャパシタC1のレベルはVSSであるから、メモ
リ・セルMC1にはビット線BLから電荷が流れ込み、従っ
て、ビット線BLのレベルは僅かに下降し、また、トラン
ジスタQ1がオンになっていることから、ビット線BLとノ
ードN1とは接続された状態にあり、従って、ノードN1の
レベルも同様に下降する。
リ・セルMC1にはビット線BLから電荷が流れ込み、従っ
て、ビット線BLのレベルは僅かに下降し、また、トラン
ジスタQ1がオンになっていることから、ビット線BLとノ
ードN1とは接続された状態にあり、従って、ノードN1の
レベルも同様に下降する。
このような状態になると、ノードN1とN2との間に差電圧
が発生する。
が発生する。
次に、制御信号φＬ及びφＲのレベルを下降させ、それ
に依り、トランジスタQ1及びQ2をオフ状態にする。
に依り、トランジスタQ1及びQ2をオフ状態にする。
次にセンス増幅器SAを活性化し、ノードN1及びN2間の差
電圧を増幅する。
電圧を増幅する。
この動作に依り、ノードN1のレベルはVSSになり、ま
た、ノードN2のレベルは1/2VCCを維持する。
た、ノードN2のレベルは1/2VCCを維持する。
次に、アクティブ・リストア回路（図示せず）を活性化
し、ノードN2に於けるレベルを引き上げでVCCとする。
し、ノードN2に於けるレベルを引き上げでVCCとする。
次に、選択されたメモリ・セルMC1が接続されている側
のビット線BLに介在するトランジスタQ1をオンにする
為、制御信号φＬを再び上昇させる。尚、このように制
御信号φＬのみを選択して上昇させるには、メモリ・セ
ルMC1を選択したアドレス信号をもとにすれば簡単に実
施することができる。
のビット線BLに介在するトランジスタQ1をオンにする
為、制御信号φＬを再び上昇させる。尚、このように制
御信号φＬのみを選択して上昇させるには、メモリ・セ
ルMC1を選択したアドレス信号をもとにすれば簡単に実
施することができる。
ビット線BLに於けるレベルは、前記したように、1/2VCC
より僅かに低下した状態にあるが、ノードN1に於けるレ
ベルはVSSであり、そこでトランジスタQ1がオンになる
とビット線BLからノードN1に対して電荷が流れ込み、そ
の結果、ビット線BLのレベルもVSSになるので、メモリ
・セルMC1には再び情報“0"が書き込まれるものであ
る。
より僅かに低下した状態にあるが、ノードN1に於けるレ
ベルはVSSであり、そこでトランジスタQ1がオンになる
とビット線BLからノードN1に対して電荷が流れ込み、そ
の結果、ビット線BLのレベルもVSSになるので、メモリ
・セルMC1には再び情報“0"が書き込まれるものであ
る。
また、ビット線▲▼側に於いては、制御信号φＲの
レベルがVSSであることからトランジスタQ2はカット・
オフのままであり、レベルは変化することなく1/2VCCを
維持し、充放電は行わないから消費電流は低減される。
レベルがVSSであることからトランジスタQ2はカット・
オフのままであり、レベルは変化することなく1/2VCCを
維持し、充放電は行わないから消費電流は低減される。
ところで、第１図に見られる半導体記憶装置に於けるセ
ンス増幅器SAは、実際には、フリップ・フロップであ
り、それに依ってビット線BL及び▲▼間の差電圧を
増幅するようにしている。
ンス増幅器SAは、実際には、フリップ・フロップであ
り、それに依ってビット線BL及び▲▼間の差電圧を
増幅するようにしている。
そのフリップ・フロップは、ビット線BL及び▲▼の
うち、ハイ・レベル（“H"レベル）側はそのままにし、
ロー・レベル（“L"レベル）側をVSSにすることができ
る構成になっている。従って、通常の半導体記憶装置で
は、“H"レベル側のビット線は、後に、レベル上昇させ
る必要があり、それを行うのがアクティブ・リストア回
路である。
うち、ハイ・レベル（“H"レベル）側はそのままにし、
ロー・レベル（“L"レベル）側をVSSにすることができ
る構成になっている。従って、通常の半導体記憶装置で
は、“H"レベル側のビット線は、後に、レベル上昇させ
る必要があり、それを行うのがアクティブ・リストア回
路である。
従来、アクティブ・リストア回路は、センス増幅器内に
設けられるようになっていて、図示していないが、第１
図に見られる実施例に於いても、センス増幅器SA内に設
置してある。
設けられるようになっていて、図示していないが、第１
図に見られる実施例に於いても、センス増幅器SA内に設
置してある。
このような構成にした場合、トランジスタQ1及びQ2を動
作させる為の制御信号φＬ及びφＲのレベルをVCC＋Vth
以上にする必要がある。
作させる為の制御信号φＬ及びφＲのレベルをVCC＋Vth
以上にする必要がある。
その理由は、前記第１図及び第２図に関して説明した半
導体記憶装置の動作に於いて、ノードN1に於けるレベル
がVCCになった場合、そのVCCなるレベルをビット線BLに
伝える為、トランジスタQ1をオンにするには、そのゲー
トに印加する制御信号φＬをVCC＋Vth以上にしなければ
ならないからである。
導体記憶装置の動作に於いて、ノードN1に於けるレベル
がVCCになった場合、そのVCCなるレベルをビット線BLに
伝える為、トランジスタQ1をオンにするには、そのゲー
トに印加する制御信号φＬをVCC＋Vth以上にしなければ
ならないからである。
然しながら、そのように、電源電圧以上の電圧を得るに
は、ブートストラップ回路を用いるなど厄介なことにな
る。
は、ブートストラップ回路を用いるなど厄介なことにな
る。
第１図に見られる実施例に於いて、そのような煩雑さを
回避したければ、次に説明する実施例を用いると良い。
回避したければ、次に説明する実施例を用いると良い。
第３図は本発明に於ける他の実施例の要部回路説明図を
表し、第１図及び第２図に於いて用いた記号と同記号は
同部分を示すか或いは同じ意味を持つものとする。
表し、第１図及び第２図に於いて用いた記号と同記号は
同部分を示すか或いは同じ意味を持つものとする。
図に於いて、AR1及びAR2はアクティブ・リストア回路、
φARL及びφARRはアクティブ・リストア回路の制御信号
をそれぞれ示している。
φARL及びφARRはアクティブ・リストア回路の制御信号
をそれぞれ示している。
図から明らかなように、本実施例に於いては、アクティ
ブ・リストア回路AR1及びAR2をセンス増幅器SAの外に出
し、それぞれ対応するビット線BL及び▲▼に接続し
た点で第１図に見られる実施例と相違している。
ブ・リストア回路AR1及びAR2をセンス増幅器SAの外に出
し、それぞれ対応するビット線BL及び▲▼に接続し
た点で第１図に見られる実施例と相違している。
第４図は第３図に見られる実施例に於ける動作タイミン
グを説明する為のタイミング・チャートを表し、第１図
乃至第３図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。
グを説明する為のタイミング・チャートを表し、第１図
乃至第３図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。
第４図に見られる本発明一実施例の動作を第３図に見ら
れるタイミング・チャートを参照しつつ説明する。尚、
本実施例に於いては、情報読み出しの為に選択されるメ
モリ・セルMC1の情報蓄積キャパシタC1には情報“1"、
即ち、レベルとしてはVCC（例えば５〔Ｖ〕）が蓄積さ
れているものとする。
れるタイミング・チャートを参照しつつ説明する。尚、
本実施例に於いては、情報読み出しの為に選択されるメ
モリ・セルMC1の情報蓄積キャパシタC1には情報“1"、
即ち、レベルとしてはVCC（例えば５〔Ｖ〕）が蓄積さ
れているものとする。
当初、制御信号φＬ及びφＲのレベルをVCCに上昇させ
てトランジスタQ1及びQ2をオン状態にする。
てトランジスタQ1及びQ2をオン状態にする。
次に、プリ・チャージを行い、ビット線BL及び▲
▼、ノードN1及びN2を1/2VCCのレベルにする。
▼、ノードN1及びN2を1/2VCCのレベルにする。
次に、ワード線WL0のレベルを上昇させてメモリ・セルM
C1を選択する。
C1を選択する。
情報蓄積キャパシタC1のレベルはVCCであるから、メモ
リ・セルMC1からビット線BLに対して電荷が放出され、
従って、ビット線BLのレベルは僅かに上昇し、また、ト
ランジスタQ1がオンになっていることから、ビット線BL
とノードN1とは接続された状態にあり、従って、ノード
N1のレベルも同様に上昇する。
リ・セルMC1からビット線BLに対して電荷が放出され、
従って、ビット線BLのレベルは僅かに上昇し、また、ト
ランジスタQ1がオンになっていることから、ビット線BL
とノードN1とは接続された状態にあり、従って、ノード
N1のレベルも同様に上昇する。
このような状態になると、ノードN1とN2との間に差電圧
が発生する。
が発生する。
次に、制御信号φＬ及びφＲのレベルを下降させ、それ
に依り、トランジスタQ1及びQ2をオフ状態にする。
に依り、トランジスタQ1及びQ2をオフ状態にする。
次に、センス増幅器SAを活性化し、ノードN1及びN2間の
差電圧を増幅する。
差電圧を増幅する。
この動作に依り、ノードN2のレベルはVSSになり、ま
た、ノードN1のレベルは1/2VCC＋αを維持する。
た、ノードN1のレベルは1/2VCC＋αを維持する。
次に、選択されたメモリ・セルMC1が接続されている側
のビット線BLに介在するトランジスタQ1をオンにする
為、制御信号φＬを再び上昇させる。尚、制御信号φＬ
のレベルがVCCであることは云うまでもない。
のビット線BLに介在するトランジスタQ1をオンにする
為、制御信号φＬを再び上昇させる。尚、制御信号φＬ
のレベルがVCCであることは云うまでもない。
ビット線BLに於けるレベルは、1/2VCCより僅かに上昇し
た状態にあり、また、ノードN1に於けるレベルも1/2VCC
より僅かに高い状態にあるからトランジスタQ1がオンに
なってもビット線BLのレベルに変化はない。
た状態にあり、また、ノードN1に於けるレベルも1/2VCC
より僅かに高い状態にあるからトランジスタQ1がオンに
なってもビット線BLのレベルに変化はない。
次に、選択されたメモリ・セルMC1が接続されている側
のビット線BLのレベルを上昇させる為、制御信号φARL
を上昇させてアクティブ・リストア回路AR1を活性化す
る。
のビット線BLのレベルを上昇させる為、制御信号φARL
を上昇させてアクティブ・リストア回路AR1を活性化す
る。
このアクティブ・リストア回路AR1の作用に依り、ビッ
ト線BLは1/2VCC＋αからVCCにチャージ・アップされ、
メモリ・セルMC1には再び情報“1"であるVCCが蓄積され
る。
ト線BLは1/2VCC＋αからVCCにチャージ・アップされ、
メモリ・セルMC1には再び情報“1"であるVCCが蓄積され
る。
前記のような動作を行っている間中、ビット線▲▼
側に於いては、制御信号φＲのレベルがVSSであること
からトランジスタQ2はカット・オフのままであり、ま
た、制御信号φARRのレベルもVSSであるから、レベルは
1/2VCCを維持し続けて充放電は行われない。
側に於いては、制御信号φＲのレベルがVSSであること
からトランジスタQ2はカット・オフのままであり、ま
た、制御信号φARRのレベルもVSSであるから、レベルは
1/2VCCを維持し続けて充放電は行われない。
本発明に依る半導体記憶装置の動作方法に於いては、メ
モリ・セルが接続され且つ電源電圧の中間電位に充電さ
れる２本のビット線をセンス増幅器と結ぶゲート・トラ
ンジスタをメモリ・セルの読み出し時にはオン状態とし
て該ビット線を２本ともセンス増幅器と導通させ、次い
で、前記ゲート・トランジスタをオフにした状態で前記
センス増幅器にて差電圧の増幅を行い、その後、読み出
しが行われたメモリ・セルが接続されている側のビット
線のみをセンス増幅器と導通させる為に対応する側の前
記ゲート・トランジスタをオンにするようにしている。
モリ・セルが接続され且つ電源電圧の中間電位に充電さ
れる２本のビット線をセンス増幅器と結ぶゲート・トラ
ンジスタをメモリ・セルの読み出し時にはオン状態とし
て該ビット線を２本ともセンス増幅器と導通させ、次い
で、前記ゲート・トランジスタをオフにした状態で前記
センス増幅器にて差電圧の増幅を行い、その後、読み出
しが行われたメモリ・セルが接続されている側のビット
線のみをセンス増幅器と導通させる為に対応する側の前
記ゲート・トランジスタをオンにするようにしている。
前記構成を採ることに依り、メモリ・セルに蓄積された
情報を読み出すことによって発生するビット線間の微少
な差電圧をセンス増幅器に取り込んだ後は、読み出しを
行ったメモリ・セルが接続されている側のビット線のみ
を動作させることになるから、ビット線の充放電電流を
略1/2に低減させることが可能であり、大規模の半導体
記憶装置を動作させる場合に好適である。
情報を読み出すことによって発生するビット線間の微少
な差電圧をセンス増幅器に取り込んだ後は、読み出しを
行ったメモリ・セルが接続されている側のビット線のみ
を動作させることになるから、ビット線の充放電電流を
略1/2に低減させることが可能であり、大規模の半導体
記憶装置を動作させる場合に好適である。
第１図は本発明一実施例の要部回路説明図、第２図は第
１図に見られる実施例に於ける動作タイミングを説明す
る為のタイミング・チャート、第３図は本発明に於ける
他の実施例の要部回路説明図、第４図は第３図に見られ
る実施例に於ける動作タイミングを説明する為のタイミ
ング・チャート、第５図は従来例の要部回路説明図、第
６図は第５図に見られる従来例に於ける動作タイミング
を説明する為のタイミング・チャートをそれぞれ示して
いる。 図に於いて、BL及び▲▼はビット線、WL0及びWL1は
ワード線、MC1及びMC2はメモリ・セル、C1及びC2は情報
蓄積キャパシタ、SAはセンス増幅器、Q1及びQ2はビット
線切断及び接続用トランジスタ、φＬはトランジスタQ1
の制御信号、φＲはトランジスタQ2の制御信号、N1及び
N2はノードをそれぞれ示している。
１図に見られる実施例に於ける動作タイミングを説明す
る為のタイミング・チャート、第３図は本発明に於ける
他の実施例の要部回路説明図、第４図は第３図に見られ
る実施例に於ける動作タイミングを説明する為のタイミ
ング・チャート、第５図は従来例の要部回路説明図、第
６図は第５図に見られる従来例に於ける動作タイミング
を説明する為のタイミング・チャートをそれぞれ示して
いる。 図に於いて、BL及び▲▼はビット線、WL0及びWL1は
ワード線、MC1及びMC2はメモリ・セル、C1及びC2は情報
蓄積キャパシタ、SAはセンス増幅器、Q1及びQ2はビット
線切断及び接続用トランジスタ、φＬはトランジスタQ1
の制御信号、φＲはトランジスタQ2の制御信号、N1及び
N2はノードをそれぞれ示している。
フロントページの続き (56)参考文献 特開 昭58−171789（ＪＰ，Ａ) 特開 昭60−239993（ＪＰ，Ａ) 特開 昭60−256998（ＪＰ，Ａ) 特開 昭61−5496（ＪＰ，Ａ) 特開 昭60−212894（ＪＰ，Ａ) 特開 昭54−101229（ＪＰ，Ａ)
Claims (1)
- 【請求項１】メモリ・セルが接続され且つ電源電圧の中
間電位に充電される２本のビット線をセンス増幅器と結
ぶゲート・トランジスタをメモリ・セルの読み出し時に
はオン状態として該ビット線を２本ともセンス増幅器と
導通させ、 次いで、前記ゲート・トランジスタをオフにした状態で
前記センス増幅器にて差電圧の増幅を行い、 その後、読み出しが行われたメモリ・セルが接続されて
いる側のビット線のみをセンス増幅器と導通させる為に
対応する側の前記ゲート・トランジスタをオンにするこ
と を特徴とする半導体記憶装置の動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142821A JPH0731909B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体記憶装置の動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142821A JPH0731909B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体記憶装置の動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63896A JPS63896A (ja) | 1988-01-05 |
| JPH0731909B2 true JPH0731909B2 (ja) | 1995-04-10 |
Family
ID=15324407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142821A Expired - Fee Related JPH0731909B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体記憶装置の動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731909B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0250393A (ja) * | 1988-08-12 | 1990-02-20 | Toshiba Corp | ダイナミック型ランダム・アクセス・メモリ |
| JP4934897B2 (ja) * | 2001-01-12 | 2012-05-23 | ソニー株式会社 | メモリ装置 |
| JP4996422B2 (ja) * | 2007-11-05 | 2012-08-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4420822A (en) * | 1982-03-19 | 1983-12-13 | Signetics Corporation | Field plate sensing in single transistor, single capacitor MOS random access memory |
| JPS60239993A (ja) * | 1984-05-12 | 1985-11-28 | Sharp Corp | ダイナミツク型半導体記憶装置 |
| JPS60256998A (ja) * | 1984-06-01 | 1985-12-18 | Sharp Corp | ダイナミツク型半導体記憶装置 |
| JPS615496A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1986
- 1986-06-20 JP JP61142821A patent/JPH0731909B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63896A (ja) | 1988-01-05 |
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Legal Events
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