JPS60258794A - ダイナミツク型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の技術分野〉 本発明はダイナミック型半導体記憶装置の改良に関し、
更に詳細にはダイナミ・−子の高件能化を可能にする新
規な構成を備えたダイナミック型半導体記憶装置に関す
るものである。

〈発明の技術的背景とその問題点〉 従来のダイナミックメモリ素子のメモリセル構成にあっ
ては情報の入出力に供する相補なるビット線の負荷容量
の製造上のばらつき等により動作マージンが悪化する等
の問題点があった。

即ち、従来から用いられているＮチャネルＭＯＳダイナ
ミックメモリ素子の回路は例えば第９図に示すように構
成されている。

′第９図において、Ｓはセンスアンブチアリ、■及び２
は相補なるビット線である。また３及び３′はメモリセ
ルであり、４及び４′はダミーセルである。Ｗ、及びＷ
ｊはワード線でありＷＤｏ及びＷＤ工はダミーワード線
、φ、はプリチャージ信号である。

５及び５′は蓄積容量であり、６及び６′は所望の蓄積
容量５及び５′を選択しビット線１及び２に電気的に接
続するためのトランスファゲートである。

ここで５及び５′の容量値をＣｓとする。

７及び７′はダミー蓄積容量であり、その容量値をＣＤ
とする。

８及び８′はダミー蓄積容量７及び７′を選択的にビッ
ト線１及び２に接続するだめのトランスファゲートであ
り、９及び９′はプリチャージ期間にダミー蓄積容量７
及び７′を初期化するだめのゲートである。

１０及び１０′はビット線容量であり、その容量値をＣ
Ｂとする。

第１０図は第９図の動作を説明するためのタイミング図
である。

第９図において、ビット線１側のメモリセルが選択され
た場合にはビット線２側のダミーセル４′が選択され、
またビット線２側のメモリセルが選択された場合にはビ
ット線１側のダミーセル４が選択される。

ここではワード線Ｗ及びダミーワード線ｗＤ。

■ が高電位になりメモリセル３及びダミーセル４′が選択
される場合について説明する。

ここでワード線ｗ１及びダミーワード線ｗＤｏには電源
電圧（Ｖｃｃ）以上に昇圧された電圧が印加されるもの
とする。捷だプリチャージ信号φ１が高電位であるプリ
チャージ期間において、ビット線１および２は電源電圧
（Ｖｃｃ）ｉでプリチャージされているものとする。ま
た説明の便宜上ビット線１をＢ、ビット線２をＷとして
Ｂ：高電位かつＢ：低電位の論理を１１“に、またＢ：
低電位かつＢ：高電位を論理１０“とする。

■　メモリセル３の蓄積容量５に接地電位（ＧＮＤ）が
記憶されている場合 プリチャージ信号φ２が＼低電位に下降し能動期間に入
り、時刻ｔ工にワード線信号が入力されるとビット線１
側の電位ＶＢ□は、となる。

一方、ダミーセル側のビット線２の電位ＶＢ２となる。

従ってセンスアンプＳに入力される差動電位となる。

■　メモリセル３の蓄積容量５に電源電位（Ｖｃｃ）が
記憶されている場合 この場合にはビット線１側の電位ＶＢ□は変化せず、 Ｖ　Ｂｔ、　＝　Ｖ　ｃ　ｃ である。

一方、ダミーセル側のビット線２の電位ＶＢ２は■と同
様に、 となる。

従ってセンスアップＳに入力される差動電位ΔＶ２ば、 となる。

ここで上記■及び■のいずれの場合においても、センス
アンプＳに入力される差動電位が同じになるようにダミ
ーセルの蓄積容量値ＣＤを決定したとすると、センスア
ンプに入力される差動電位になる。

上記差動電位は時刻ｔ２以降にセンスアンプＳが活性化
されることにより所望の値まで増幅される０ このような従来の方式においてはビット線１及び２の負
荷容量バランスが非常に重要であるが、製造上のばらつ
き等によりビット線１及び２の容量バランスを保つのが
困難であり動作マージンが悪化する等の欠点があった。

まだ昨今の微細加工技術の進歩により大規模メモリ素子
を実現する試みがなされているが、必然的にメモリセル
面積が小さくなり、従ってメモリセル内の蓄積容量はま
すます減少する傾向にあり、センスアンプを駆動するの
に必要な差動電圧が得られなくなるという新たな問題が
生じてきた。

また、メモリセル面積の縮小化に伴なってビット線ピッ
チが小さくなり、かかるビット線に属する制御回路及び
センスアンプ等を・容量バランスを保持した状態で上記
のビット線ピッチ内に収納することが不可能になりつつ
ある。

〈発明の目的及び構成〉 本発明は上記諸点に鑑みてなされたものであり、本発明
は従来と同一の蓄積容量を用いた場合にでもセンスアン
プに入力される差動電圧を従来方式に較べ非常に大きく
することができ、或いは従来方式と同一の差動電圧を得
るにはメモリセル面積を非常に小さく構成することがで
き、また従来方式で必要とされる相補なるビット線の浮
遊容量バランスに対して従来方式はど神経質に考慮する
必要がなく、従って大規模メモリ素子の→七パターン設
計の自由度が非常に大きくなる利点を有するダイナミッ
ク型半導体記憶装置を提供することを目的とするもので
あり、この目的を達成するため、本発明のダイナミック
型半導体記憶装置は、情報の入出力に供する相補なるビ
ット線と、情報を記憶する蓄積容量手段と、この蓄積容
量手段を指定する選択手段を備え、前記の相補なるビッ
ト線の一方に前記の蓄積容量手段の一端を接続し、この
蓄積容量手段の他端を前記の選択手段を介して前記の相
補なるビット線の他方に接続してなるメモリセル構造を
有してなるダイナミック型半導体記憶装置であって、前
記の選択手段は半導体基板表面の異なる第１の拡散領域
及び第２の拡散領域を有し、第１の配線手段をゲート電
極としたＭＯ８電界効果型トランジスタによって構成さ
れ、前記の蓄積容量手段の一端は第２の配線手段によっ
て構成されて前記の第２の拡散領域に埋込みコンタクト
ホールによって接続され、前記の蓄積容量手段の他端は
第３の配線手段によって構成され、前記の第２の配線手
段及び前記の第３の配線手段間の薄膜領域によって所望
の蓄積容量を形成し、前記の第１の拡散領域と第４の配
線手段をコンタクトホールによって接続されたメモリセ
ル構造を備え、前記の第３の配線手段及び前記の第４の
配線手段を複数個のメモリセルに共用することにより前
記の相補なるピント線を構成するように成されている。

〈発明の実施例〉 以下、図面を参照して詳細に説明する。

第１図は本発明によるダイナミック型半導体記憶装置の
一実施例の回路構成を示す図でありＮチャネルＭＯ８回
路で構成されている。

第１図において、Ｓはセンスアンプ、１及ヒ２は前述の
第９図と同様の相補なるビット線であり、１１及び１１
′は本発明における特徴的なメモリセルである。

Ｗｉ及びＷｊは電源電圧（Ｖｃ　ｃ　）以上の振幅を有
する信号の印加されるワード線である。

１２及び１２′は蓄積容量であり、その一端は相補なる
ビット線２に接続され、他端は所望のメモリセルを選択
するトランスファゲート１３あるいは１３′のソースド
レイン路を介して相補なるピント線の反対側のビット線
１に接続される。

捷だ上記トランスファゲート１３のゲートはワードｍＷ
、に接続され、上記トランスファゲート１３′のゲート
はワード線Ｗｊに接続される。

１４及び１５はビット線ｌ及び２の浮遊容量である。

ここで、メモリセルの蓄積容量１２及び１２′の蓄積容
量値を０３とし、ビット線１側の容量値をＣＢ□、ビッ
ト線２側の容量値をＣＢ２とする。寸たこの容量値ＣＢ
、、ＣＢ２は本発明の特徴をより明確にするため、異な
る容量値（ＣＢ１’：ＣＢ２）であるとする。

１６はダミー用蓄積容量であり、その一端がビット線１
に接続され、他端がダミー制御信号φ９に接続されてい
る。

１７及び１８はセンスアンプＳのセンス入力端であり、
１９はＭＯ８電界効果型トランジスタ（以下ＭＯ８ＦＥ
Ｔと略記する）であり、該ＭＯ８ＦＥＴ１９のソースド
レイン通路がビット線２とセンス入力端１８との間に介
在され、第２の制御信号φＴ２によりビット線２の電圧
をセンスアンプＳの一入力端１８に入力する期間のみビ
ット線２とセンスアンプの入力端１８を電気的に接続す
る０ ２０はＭＯＳＦＥＴであり、該ＭＯ８ＦＥＴ２０のソー
スドレイン通路がビット線２と電源Ｖｃｃとの間に介在
され、第２のプリチャージ信号φＰ２によりプリチャー
ジ期間、書込み期間、あるいはセンスアンプＳの能動期
間においてビット線２を電源電位（Ｖｃｃ）に保持する
。

２１は従来より用いられているビット線プリチャージ用
ＭＯ８ＦＥＴであり該ＭＯ８ＦＥＴ２１のソースドレイ
ン通路がビット線１と電源Ｖｃｃとの間に介在され、第
１のプリチャージ信号φ１□によシブリチャージ期間に
おいてビット線１を電源電位（Ｖｃｃ）に保持する。２
２および２３は従来より用いられているビット線とセン
スアンプ間のトランスファゲートであり、第１の制御信
号φＴ１により、センスアンプ駆動初期にビット線とセ
ンスアンプを一時的に切り放し、センス感度を大きくす
る働きがある。

２４および２５は所望の相補なるビット線を選択するた
めの列選択用ＭＯ８ＦＥＴであり、列選択信号Ｃによっ
て所望のビット線対とデータバスＤおよびＤを電気的に
接続することで、情報の入出力を行なう。

ここでは便宜的にビット線１をＢ、ビット線２に、また
Ｂ：低電位かつＢ：高電位を論理ＮＯ〃とし、メモリセ
ル１１が選択される場合について説明する。

■　論理ｌｉｔ　１〃−ｒｊｌたは論理ＸＸＯ〃の書込
み本発明による実施例における書込みの場合のタイミン
グ図を第２図に示す。

プリチャージ期間が終了し第１および第２のプリチャー
ジ信号φＰ１およびφＰ２が下降し、次にワード線Ｗｉ
が電源電圧（Ｖｃｃ）以上１で上昇し、読出し動作が開
始されるが、現行の能動期間が書込みサイクルである場
合にはデータバスＤ上に書き込むべきデータが出力され
る。

第２のプリチャージ信号φ２．が再び電源電圧（Ｖｃｃ
）以上まで上昇しＭＯ８ＦＥＴ２０がオン状態となりビ
ット線２を電源電位（Ｖｃｃ）に固定し、まだ第２の制
御信号φ、２が接地電位（Ｇ、ＮＤ）まで下降してＭＯ
８Ｆ’ＥＴ１９がオフ状態になりビット線２とセンスア
ンプＳが切り放された後に、列選択信号Ｃ１が電源電圧
（Ｖｃｃ）以上の電位まで上昇し、ＭＯＳ　ＦＥＴ２４
および２５がオン状態になる。この時点でデータバスＤ
とビット線１が電気的に接続され　。

ることによってデータバスＤ上の書込みデータがビット
線１上に出力され、トランスファゲート１３を介してメ
モリセル１１のノード２６に記憶される。

ここで論理１１〃の書込みの場合にはデータバスＤ上に
電源電位が出力されており、従ってメモリセル１１のノ
ード２６には電源電位（Ｖｃｃ）が記憶される。一方、
論理ＳＳ　□　／／の書込みの場合にはデータバスＤ上
に接地電位が出力されており、従ってメモリセル１１の
ノード２６には接地電位（ＧＮＤ）が記憶される。

ここで他方のデータバスＤとビット線２とはＭＯ８ＦＥ
Ｔ１９がオフ状態であるために電気的に切り放されてお
り、従ってデータバス五上の情報はメモリセルへの書込
みに関与しない。

■　論理囁１／′の読出し 本発明による実施例における読出しの場合のタイミング
図を第３図に示す。

プリチャージ期間が終了すると第１のプリチャージ信号
φ２□が接地電位（ＧＮＤ）に、また第２のプリチャー
ジ信号φ２．はＭＯＳ、ＦＥＴ２０を十分にオフ状態に
できる所定の電位まで下降し、ビット線１および２が電
源（Ｖｃｃ）から切り放されてフローティング状態にな
る。

次にダミー駆動信号φつを電源電位（Ｖｃｃ）まで上昇
させてダミー用蓄積容量１６の容量結合により、ビット
線１側の電位を電源電圧（Ｖｃｃ　）よりわずかに上昇
させる。

次にワード線Ｗ　に電源電圧（Ｖｃｃ）以上の選択信号
が入力されて、トランスファゲート１３を介してビット
線１および２は蓄積容量１２により容量的に結合される
。

メモリセル１１のノード２６には、あらかじめ電源電位
（Ｖｃｃ）が保持されていたために、ビット線Ｉおよび
２の電位は共に低電位側に微小変化が生じるのみであり
、ビット線１とビット線２の電位の逆転は生じない。

この場合におけるビット線１および２間の差動電圧をΔ
ｖ１とすると、 ・・・・（式２） となり、上記差動電圧ΔＶ１がセンスアンプＳの入力端
１７および１８に入力される。

次に第１の制御信号φＴ１が所定の電位まで下降し、セ
ンスアンプＳとビット線１および２を切り放した後に、
第２の制御信号φ。、が接地電位（ＧＮＤ）ｔで下降し
、また第２のプリチャージ信号φ２．が再び電源電圧（
Ｖｃｃ）以上の電位まで上昇し、ＭＯ３ＦＥＴ２０をオ
ン状態にすることで、ビット線２を電源電位（Ｖｃｃ）
に固定する。

次にセンスアンプ駆動信号φ３が接地電位まで下降し、
センスアンプＳに入力された上記差動電圧は所望の電圧
まで増幅される。この場合、メモリセル１１のノード２
６は高電位を保持しており、再書込みの必要はない。

■　論理′ＸＯ〃の読出し 論理＼＼０“の読出しにおけるビット線およびセンス入
力信号のタイミング図を第３図に併せて示す。

ワード線Ｗ１に選択信号が入力さするまでの動作は論理
ゝ１“の読出しと同様である。論理ＩＸＯ〃の読出し、
の場合にはメモリセル１１のノード２Ｇに、あらかじめ
接地電位（ＧＮＤ）が保持されているため、選択信号に
よりトランスファゲート１３がオン状態になるとビット
線Ｉの電位は下降し、逆にビット線２の電位は上昇し、
ビット線１とビット線２の電位が逆転する。

この場合におけるビット線１および２間の差動電圧をΔ
Ｖ２とすると、 となシ、上記差動電圧ΔＶ２がセンスアンプＳの入力端
１７および１８に入力される。

次に、論理■１〃の読出じと同様に第１の制御信号φ１
□が所定の電位まで下降し、センスアンプＳとビット線
１および２を切り放した後に、第２の制御信号φ、２が
接地電位（ＧＮＤ）まで下降し、また第２のプリチャー
ジ信号φＰ２が再び電源電位（Ｖｃｃ）以上の電位捷で
上昇しＭＯ８ＦＥＴ２０をオン状態にすることで、ビッ
ト線２を電源電位（Ｖｃｃ）に固定する。

次にセンスアンプ１駆動信号φ、が接地電位まで下降し
、センスアンプＳに入力された上記差動電圧を所望の電
圧まで増幅するとともに、ＭＯ８ＦＥＴ２２を介してビ
ット線１を接地電位寸で放電させて、メモリセル１１の
ノード２６へ接地電位（ＧＮＤ）の再書込みを行なう。

ここで論理Ｎ１”および論理ゝＩＱ”の読み出しにおけ
るビット線間の差動電圧ΔＶよおよびΔｖ２が共に等し
くなるようダミー用蓄積容量値ＣＤを設定したとすると
、ダミー用蓄積容量値ＣＤは、となり、（式２）および
（式３）は結局、ΔＶ＝ΔＶ□＝Δｖ２ となる。

ここで従来方式と比較した場合の本方式の特長をより明
確にするため、ＣＢ１＋ＣＢ２−２ＣＢなる条件のもと
てセンスアンプに入力される差動信号電圧を（式４）お
よび（式１）よりめその結果を第４図および第５図に示
す。

第４図はＣＢ／Ｃ８−１０とした場合における本発明に
よる実施例の差動信号電圧とビット線１およびビット線
２の浮遊容量比ＣＢ□／ＣＢ２の関係を示す。

ここでこの第４図に示すグラフからも明らかなように、
本発明によれば相補なるビット線１および２の浮遊容量
ＣＢ□およびＣＢ２の和が一定であれば、ＣＢよとＣＢ
２の差が大きくなるほど上記差動信号電圧が増加するこ
とから、本発明による特徴を最大限に利用するには、出
来る限り一方のビット線の浮遊容量を可能な限り小さく
することであり、それによってより大きな差動信号電圧
が得られることになる。

このことは、本発明の非常に大きな特徴であって、従来
方式のように相補なるビット線の浮遊容量を同一にしな
ければならないという制限を全く排除するものであり、
パターン設計上の自由度が非常に大きくなる。

第５図は、やはりＣＢ□十ＣＢ２−２ＣＢなる条件のも
とに従来方式と本発明による実施例に関して、ＣＢ／Ｃ
８比を変化させた場合の差動信号電圧特性を示す。

２８は（式１）よりめた従来方式の差動信号電圧特性で
あり２７は本発明による実施例における（式４）よりめ
た差動信号電圧特性である。

本発明による実施例においては第４図よりｃ８１／ＣＢ
２の値が１．０付近で差動信号電圧が最も小さくなるこ
とが示されているが、このような最悪の状態においても
第５図のグラフ２８に示すごとく、従来方式の１５〜２
倍程度の差動信号電圧が得られており、さらに上記のビ
ット線浮遊容量の配分を工夫することによってグラフ２
９あるいは３０の特性が実現できる。

このことは、本発明の方式を採用することによってメモ
リセルの蓄積容量を変えずに差動信号電圧を大きくする
ことができて、大規模メモリ素子の実現手段として非常
に有効なものである。

第６図および第７図はそれぞれ、上記第１図に示したダ
イナミック型半導体記憶装置の本発明に関連したノモリ
セル構造の一実施例を示す図である。

第６図は第７図におけるＡ−Ａ’での断面構造を示した
ものである。

第７図はメモリセル４個分（Ｍｏ□”−Ｍ３　）のパタ
ーン図であり、実際のメモリ素子では、本パターンが必
要な個数分だけ繰り返し配置される。

次に、第６図により本発明の一実施例によるメモリセル
の構造をＮチャネルＭＯＳプロセスを想定して説明する
。

１ずＰ型シリコン基板３１の表面に素子分離領域３２を
選択酸化法等で作成した後、第１の配線手段によりワー
ド線およびメモリセルのトランスファゲートを成す部分
３３を形成する。

次にＭＯＳＦＥＴのソースおよびドレインとなる拡散領
域３４および３５をイオン打込み等により形成する。

次にトランスファゲート部分のドレイン部分３４に埋め
込みコンタクト窓３６を開けた後、第２の配線手段によ
り蓄積容量の一方の電極３７を形成し、上記埋め込みコ
ンタクト窓３６によってトランスファゲート部分のドレ
イン３４に接続する。

ここで上記第２の配線手段による電極３７は第１の配線
手段３３の上面にも形成可能であり、メモリセルの蓄積
容量の増大に寄与する。第２の配線手段上面に蓄積容量
を形成するだめの薄い絶縁膜３８を形成した後、第３の
配線手段３９により上記蓄積容量の他方の電極を形成し
、さらに絶縁膜４０を形成する。

次に通常のコンタクト窓５０を開けた後、第４の配線手
段５１を形成すると共に、上記コンタクト窓５０により
トランスファゲート部分のソース領域３５と接続する０ ここで第１〜第３の配線手段としては、通常のポリシリ
コン、ンリサイドあるいは高融点金属等で構成するのが
一般的であり、また第４の配線手段はアルミニウム等で
構成するのが一般的である。

第４の配線手段５１および第３の配線手段３９は複数個
のメモリセルに共用されておシ、それぞれ相補なるビッ
ト線を構成している。つまり本発明の一実施例によるメ
モリセル構造においては、相補なるビット線に異なる配
線手段が多層構造を成して形成されており、従って相補
なるビット線を同一の配線手段で形成される従来方式に
比べてメモリセル面積を小さくできる。また拡散領域３
４および３５の面積はコンタクト窓３６および５０を形
成できるだけの面積があれば十分なために従来方式に比
べてメモリセル内の拡散領域が少なく、耐α線強度が増
し、安定なメモリ素子が実現できる。第８図は上記メモ
リセル構造によるメモリセルアレイの配置に関する一例
を示す図である。

本発明によるメモリセル構成によれば、メモリセル面積
の大幅な縮小が可能であることは既に記した。しかし、
これに伴ない、メモリセルが接続されたビット線対の制
御回路、センスアンプ等に関しては、相対的にメモリセ
ルに比べて大きな面積が必要になり、上記の繰り返しビ
ット線ピッチ内に上記回路を収納することが困難になる
という問題が生じてくる。

そこで単一の、あるいは複数個のビット線対に属する上
記制御回路やセンスアンプ等を、それぞれのビット線対
の両端に配置することで解決される。

第８図においてＣｏ　”□　Ｃ６３は相補なるビット線
対であってＫ　ｏ　＝　Ｋ　６３はそれぞれの相補なる
ビット線対ｃｏ−０６３に属する制御回路およびセンス
アンプ等であシ、各ビットＭ対の両端に交互に配置され
た一例を示している。なお本発明を説明する上で、上記
実施例においてはＮチャネルＭＯＳプロセスを用いて説
明したが、本発明は素子の製造プロセスを限定するもの
ではなく、ＰチャネルＭＯＳプロセス、ＣＭＯＳプロセ
ス、ＳＯＩプロセス等に適用することができる。

〈発明の効果〉 以上のように本発明によれば、半導体基板表面の異なる
第１の拡散領域（ソース）及び第２の拡散領域（ドレイ
ン）を有し第１の配線手段をゲート電極としたＭＯ８電
界効果型トランジスタで蓄積容量手段を指定する選択手
段を構成し、この蓄積容量手段の一端は第２の配線手段
により構成され、この第２の拡散領域（ドレイン）に埋
込みコンタクトホールによって接続され、また上記の蓄
積容量手段の他端は第３の配線手段によって構成され、
上記の第２の配線手段及び第３の配線手段間の薄膜領域
で所望の蓄積容量を確保し、上記の第１の拡散領域と第
４の配線手段をコンタクトホールによって接続されたメ
モリセル構造を有し、上記の第３の配線手段及び第４の
配線手段を複数個のメモリセルに共用することに−より
相補なるビット線を構成するように成しているため、メ
モリセル面積を従来のものに比して小さくすることがで
き、また上記の拡散領域の面積はコンタクト窓を形成で
きるだけの面積があれば充分であるだめ、従来のものに
比べてメモリセル内の拡散領域が少なく、耐α線強度が
増加し、安定した半導体記憶装置を得ることが出来る。

寸だ本発明によれば、十分な動作余裕度を保持しつつメ
モリセル面積を非常に小さくでき、従って大規模ダイナ
ミックメモリ素子の実現に大きく寄与することができる
。

【図面の簡単な説明】

第１図は本発明による一実施例の回路構成を示す図、第
２図は本発明による一実施例の動作を説明するだめの書
込みサイクルにおりるタイミング図、第３図は本発明に
よる一実施例の動作を説明するための読出しサイクルに
おけるタイミング図、第４図は本発明による一実施例の
、相補なるビット線間の読出し時における差動信号電圧
と相補なるビット線の浮遊容量比との関係を示す舞ｉｉ
特付図、第５図は従来方式と本発明による一実施例にお
ける相補なるビット線間の差動信号電圧を比較１７たグ
ラフ、第６図は本発明による一実施例のメモリセル構造
の断面図、第７図は本発明による一実施例のメモリセル
構造の平面図、第８図は本発明による一実施例装置にお
ける相補なるビット線と制御回路、センスアンプ等の配
置の一例を説明するだめの概念図、第９図は従来方式に
おけるダイナミックメモリ素子の回路図、第１０図は従
来方式における動作を説明するためのタイミング図であ
る。 ｗｊ、ｗｊ−ワード線、ＷＤｏ、ＷＤ工・・ダミーワー
ド線、φ、・プリチャージ信号、φ、１・第１のプリチ
ャージ信号、φ２．　第２のプリチャージ信号、φゎ・
・ダミー制御信号、φ０エ　・第１の制御信号、φＴよ
　・第２の制御信号、φ８・・センス駆動信号、Ｃ１・
・列選択信号、Ｄ、Ｉ）　・データバス、ＣＢ　＋　Ｃ
Ｂ□ＩＣＢ２　・ビット線容量値、Ｃ８・・メモリセル
の蓄積容量値、ＣＤ・・ダミー用蓄積容量値、】。 ２、Ｂ、Ｂ・ビット線、Ｓ・・・センスアンプ、３゜３
’、　］　Ｌ　１　］’　・メモリ七ノペ　４，４′　
・・ダミーセル、１２．１２’　・・メモリセルの蓄積
容量、１３．１３’トランスフアゲート、１６・・・ダ
ミー用蓄積容址、３２　・素子分離領域、３４．３５　
拡散領域、３６　埋め込みコンタクト窓、３３　・第１
の配線層、３７・・第２の配線層、３９・第３の配線層
、５１・・第４の配線層、３８・薄い絶縁膜、５ｏ・・
コンタクト窓、Ｃｏ−Ｃ６３・・相補なるビット線対、
ＫＯ〜に６３・・相補なるビット線対に属する制御回路
およびセンスアンプ等。 代理人　弁理士　福　士　愛　彦（他２名）５　６　７
　θ　９　１０　ＩＩ　／２　／３　／４Ｃａ／Ｃｓ厄 第５図

Claims (1)

1. 【特許請求の範囲】 １、情報の入出力に供する相補なるビット線と、情報を
   記憶する蓄積容量手段と、該蓄積容量手段を指定する選
   択手段を備え、前記相補なるビット線の一方に前記蓄積
   容量手段の一端を接続し、該蓄積容量手段の他端を前記
   選択手段を介して前記相補なるビット線の他方に接続し
   てなるメモリセル構造を有してなるダイナミック型半導
   体記憶装置であって、 前記選択手段は半導体基板表面の異なる第１の拡散領域
   及び第２の拡散領域を有し、第１の配線手段をゲート電
   極としたＭＯ８電界効果型トランジスタによって構成さ
   れ、 前記蓄積容量手段の一端は第２の配線手段によって構成
   されて前記第２の拡散領域に埋込みコンタクトホールに
   よって接続され、 前記蓄積容量手段の他端は第３の配線手段によって構成
   され、 前記第２の配線手段及び前記第３の配線手段間の薄膜領
   域によって所望の蓄積容量を形成し、前記第１の拡散領
   域と第４の配線手段をコノタクトホールによって接続さ
   れたメモリセル構造を備え、 前記第３の配線手段及び前記第４の配線手段を複数個の
   メモリセルに共用することにより前記相補なるビット線
   を構成するように成したことを特徴とするダイナミック
   型半導体記憶装置。