JPH0371073B2 - - Google Patents

Description

【発明の詳細な説明】 （技術分野） この発明は、簡単な構成で、電気回路試験時の
被測定物に入力信号を印加する試験用回路に関す
る。

（従来技術） 従来の電気回路の機能試験時の入力信号を印加
する試験用回路を第１図に示す。この第１図にお
いて、１は機能試験の入力信号源、２は直流分阻
止兼結合用のコンデンサ、３は被測定物（固定バ
イアス回路内蔵の入力端子を有する）である。

また、４は入力信号源１内の駆動回路であり、
この駆動回路４の出力は被測定物３内のインバー
タ６に端子IN1を通して送出するようになつてい
る。

さらに、信号源１内の駆動回路５から上記コン
デンサ２を通して被測定物３内の固定バイアス内
蔵端子IN２に信号を供給するようになつており、
この固定バイアス内蔵端子IN２は抵抗Ｒ１を通
して電源V_DDに接続されているとともに、抵抗Ｒ
２を介してアースされている。さらに、インバー
タ７に接続されている。なお、01〜0Nは被測定
物３の出力端子であり、Ｖは直流電圧源である。

いま、試験時は被測定物（以下DUTと略記す
る。）３の固定バイアス内蔵端子IN２へコンデン
サ２を通して、入力信号源１より信号が印加され
る。

DUT３はコンデンサ２により、内部バイアス
電圧を維持しながら、入力信号源１の入力信号に
したがつて、論理動作を行なう。したがつて、入
力信号の周波数が低くなり、また、入力電圧レベ
ルが小さくなると、次に列挙するごとき欠点を有
している。

(1) 直流阻止兼結合のコンデンサ２の容量値が大
きくなる。

(2) 大容量のコンデンサ２の場合、リーク特性、
周波数特性が悪くなる。

(3) 充電および放電に時間がかかり、試験時間が
長くなる。

(4) コンデンサ２により、信号波形の歪が大きく
なる。

(5) 外部雑音の影響を受けやすくなる。

一方、コンデンサ２を入れないと、DUT3の入
力バイアス条件が変化してしまうため、直流的に
切り離す必要がある。

（発明の目的） この発明は、上記従来の欠点を除去するために
なされたもので、被測定物の内部バイアス電圧の
変動などの悪影響によらずに各種の入力信号を被
測定物に印加できるとともに、低波形歪で直流か
ら数100KHzまでの広い周波数帯域で使用でき、
半導体集積回路の直流試験ならびに機能試験に利
用できる試験用回路を提供することを目的とす
る。

（発明の概要） 本発明の試験用回路は、入力端子にはパルス信
号が与えられ、バイアス入力端子にはバイアス電
圧が印加され、前記パルス信号を前記バイアス電
圧に重畳した形で出力端子に出力する加算増幅回
路と、入力端子に与えられた電圧と同一の電圧を
前記加算増幅回路のバイアス入力端子に接続され
た出力端子へ出力するサンプルホールド回路と、
可動端子が被測定物を固定バイアス内蔵端子に、
第１の固定端子が前記加算増幅回路の出力端子
に、第２の固定端子が前記サンプルホールド回路
の入力端子に接続されたスイツチ手段とを有する
ことを特徴とするものである。

（実施例） 以下、この発明の試験用回路の実施例について
図面に基づき説明する。第２図はその一実施例の
構成を示すブロツク図である。この第２図におい
て、第１図と同一部分には同一符号を付して述べ
ることにする。

機能試験用の入力信号源１には、パルス発生器
１１が設けられており、このパルス発生器１１か
らパルスP1が出力されるようになつている。パ
ルスP1は信号印加回路１２を通して、DUT３の
固定バイアス内蔵端子IN2に供給するようになつ
ている。

この信号印加回路１２は第１図のコンデンサ２
に置換されたものであり、パルスP1は抵抗RS１
を通して演算増幅器A1の反転入力端（（−）入力
端）に印加するようになつている。この演算増幅
器A1の出力端と反転入力端間には帰還抵抗Rfが
接続されている。

演算増幅器A1の出力端はスイツチSWの固定端
子ａに接続されている。このスイツチSWの固定
端子ｂは演算増幅器Ａ２の非反転入力端（（＋）
入力端子）に接続されているとともに、コンデン
サC1を介してアースされている。

演算増幅器A2の出力端と反転入力端間は直結
されており、また、演算増幅器Ａ２の出力端は抵
抗RS2を介して演算増幅器A1の反転入力端に接
続されている。

かくして、演算増幅器A1と抵抗RS１，RS、
帰還抵抗Rfとにより、演算増幅器による加算増
幅回路２０が構成されており、上記演算増幅器
A2とコンデンサＣ１とにより、サンプルホール
ド回路３０が構成されている。そして、この加算
増幅回路２０、スイツチSW、サンプルホールド
回路３０とにより、信号印加回路１２が構成され
ている。

スイツチSWの可動端子はDUT3の固定バイア
ス内蔵端子IN2に接続されている。その他の構成
は第１図と同様であるが、４０は抵抗Ｒ１，Ｒ
２、インバータ７とにより構成された抵抗分割に
よるバイアス回路付き増幅回路である。

この第２図を第１図と比較しても明らかなよう
に、第１図におけるコンデンサ２に代えて信号印
加回路１２が接続されている点が第１図と異なる
ものである。

次に、以上のように構成されたこの発明の試験
用回路の動作について説明する。機能試験に先だ
つて、まず信号印加回路１２の切替用のスイツチ
SWの可動端子ｃは固定端子ｂに接続され、
DUT３の固定バイアス内蔵端子IN2のバイアス
電圧をサンプリング用のコンデンサＣ１に充電さ
せ、サンプルホールド回路３０の出力電圧すなわ
ち、演算増幅器A2の出力電圧をDUT3のバイア
ス電圧と同一電圧にさせる（DUT３の固定バイ
アス内蔵端子IN2のバイアス電圧は、製品毎にバ
ラツキが有り、同一製品でも使用電圧が変化すれ
ば変るため常時監視する必要が有る）。

測定に先だつて、入力信号源１のパルス発生器
１１よりの信号がないとき（“Ｌ”のとき）に加
算増幅回路２０の出力電圧をDUT3の入力バイア
ス電圧と同一電圧に調整する。

これは、スイツチSWの可動端子ｃを固定端子
ｂに接続した状態で演算増幅器A1のオフセツト
調整を行うことによつて行える。

次に、信号印加回路１２のスイツチSWの可動
端子ｃを固定端子ａに接続させる。このとき加算
増幅回路２０の演算増幅器A1の出力電圧とDUT
３の固定バイアス内蔵端子IN2の間には、電位差
が全くないため、DUT３に対して悪影響を与え
ることはない。すなわち、バイアス電圧を変化さ
せることはない。

さらに、入力信号源１のパルス発生器１１より
入力信号（パルス信号P1）を加算増幅回路２０
の入力端IN3と抵抗RS１を通して、演算増幅器
A1の反転入力端に印加し、入力バイアス電圧に
重畳した形で信号P2をDUT3に印加する。この
ような状態で機能試験を行う。これにより、以下
に列挙するごとき利点を有する。

(1) 被測定物と入力信号が直流的に接続されるた
めすなわち、コンデンサを使用しないので、直
流より測定可能で使用周波数範囲が広い。

(2) 大容量のコンデンサが不要なため、充放電時
間が短かくなり試験時間の短縮ができる。従来
コンデンサは１０uF程度を使用しており、こ
の充放電時間は１秒程度であり、DUT３の接
続後、１秒程度待たないと、入力バイアスが一
定値にならない。

(3) 加算増幅回路の増幅度が可変できるため、入
力信号レベルの自由度が大きくなる。抵抗RS
１とRfの比を調整することにより、増巾度が
変化し、DUT３への電圧を調整できる。

(4) DUT3の入力端子が低インピーダンスの加算
増幅器の出力に接続されているため、外部雑音
の影響が少ない（出力インピーダンスは一般的
に数百ΩS1−Ｆである）。

(5) サンプルホールド回路３０を使用しているた
め、小容量のコンデンサ（0.01μF程度）で短時
間（１ｍＳ程度）で充電可能である。長時間の
バイアス電圧を維持できる。大体10秒程度、通
常DUT３１個の測定に要する時間は長くて２
秒程度であり、十分な時間である。

(6) サンプル・ホールド回路３０を使用している
ため、DUT３の測定前に、バイアス電圧をサ
ンプルホールドしているので、製品毎のバイア
ス電圧のバラツキが生じても自動的に補正さ
れ、常に最適の状態で試験が行なわれる。

以上説明したように、第１の実施例では、低出
力インピーダンスを有する演算増幅器を使用し、
直流結合方式による信号駆動方法であるため、直
流レベルから数100KHzまでの広い周波数帯に渡
つて使用でき、信号波形の歪も小さく、外部雑音
の影響も受けにくく、大容量のコンデンサの充放
電時間が不要なため、短時間で必要な信号を、
DUT３に印加でき、機能試験に要する時間の短
縮ができると言う利点が有る。

第１の実施例は機能試験入力信号源として、駆
動回路の信号として、パルス発生器１１を接続し
てDUT３の固定バイアス回路として抵抗Ｒ１，
Ｒ２の抵抗分割によるバイアス回路を示したが、
第３図はこの発明の第２の実施例を示したもので
ある。

第３図において、機能試験用の入力信号源１の
駆動回路の入力として正弦波発生器１３を接続
し、DUT3のバイアス回路として、帰還抵抗Ｒ４
を有した自己バイアス回路５０に変更しても、信
号印加回路１２は第１の実施例と同様に、DUT
３の入力端子IN2のバイアス電圧をサンプリング
し、サンプルホールド回路３０の演算増幅器A2
の出力電圧をDUT３のバイアス電圧と同一電圧
にさせる。

その後、加算増幅回路２０の演算増幅器A1の
入力として、正弦波発生器１３の出力とサンプル
ホールド回路３０の演算増幅器A2の出力電圧を
印加し、DUT３のバイアス電圧と同一電圧に正
弦波発生器１３の出力を重畳された信号をDUT
３の入力端子IN2に印加し、機能試験を行なうこ
とができる。

（発明の効果） 以上説明したように、この発明の試験用回路に
よれば、演算増幅器を使用したサンプルホールド
回路と加算増幅回路を比測定物と入力信号源との
間に切替用のスイツチを介して接続し、入力信号
のないときにサンプルホールド回路でバイアス電
圧をサンプリングして加算増幅回路の出力電圧を
バイアス電圧と同一電圧にし、測定時にこの加算
増幅回路を介して入力信号をバイアス電圧に印加
するようにしたので、被測定物の内部バイアス電
圧を常時サンプルホールド回路で看視でき、被測
定物の内部バイアス電圧の変動等の悪影響によら
ずに、直流電圧、正弦波、パルス波、三角波、鋸
歯状波などの各種の入力信号を被測定物に印加で
きる利点があり、低波形歪で、直流から数100K
Hzまでの広い周波数帯で使用できる。これにとも
ない半導体集積回路の直流試験ならびに機能試験
に利用することができる。

【図面の簡単な説明】

第１図は従来の試験用回路のブロツク図、第２
図はこの発明の試験回路の一実施例のブロツク
図、第３図はこの発明の試験用回路の他の実施例
のブロツク図である。 １……入力信号源、３……被測定物、４……駆
動回路、６，７……インバータ、１１……パルス
発生器、１２……信号印加回路、２０……加算増
幅回路、３０……サンプルホールド回路、４０…
…抵抗分割によるバイアス回路付き増幅回路、５
０……自己バイアス回路、Ｒ１，Ｒ２，RS１，
RS２……抵抗、Rf……帰還抵抗、SW……スイ
ツチ、Ｃ１……コンデンサ。

Claims (1)

1. 【特許請求の範囲】 １ 入力端子にはパルス信号が与えられ、バイア
   ス入力端子にはバイアス電圧が印加され、前記パ
   ルス信号を前記バイアス電圧に重畳した形で出力
   端子に出力する加算増幅回路と、 入力端子に与えられた電圧と同一の電圧を前記
   加算増幅回路のバイアス入力端子に接続された出
   力端子へ出力するサンプルホールド回路と、 可動端子が被測定物の固定バイアス内蔵端子
   に、第１の固定端子が前記加算増幅回路の出力端
   子に、第２の固定端子が前記サンプルホールド回
   路の入力端子に接続されたスイツチ手段とを有す
   ることを特徴とする試験用回路。