JPS5930143A - 演算処理方式 - Google Patents
演算処理方式Info
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- JPS5930143A JPS5930143A JP57138535A JP13853582A JPS5930143A JP S5930143 A JPS5930143 A JP S5930143A JP 57138535 A JP57138535 A JP 57138535A JP 13853582 A JP13853582 A JP 13853582A JP S5930143 A JPS5930143 A JP S5930143A
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- subtraction
- sign
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/492—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination
- G06F7/493—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination the representation being the natural binary coded representation, i.e. 8421-code
- G06F7/494—Adding; Subtracting
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- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は演算処理方式に係ｐ１特に１０進数加減算処理
方式に関する。
方式に関する。
１０進データは、通常絶対値表示、すなわち、絶対値と
符号の組合せで表わされ絶対値は２進化１０進数、符号
は４ビツトコードよりなるとする。
符号の組合せで表わされ絶対値は２進化１０進数、符号
は４ビツトコードよりなるとする。
また、２つのオペランドデータが同符号の加算またｌｄ
異符号の減算のときを実質加算、２つのオペランドデー
タが同符号の減算または異符号の加算のときを実質減算
と呼んでいる。
異符号の減算のときを実質加算、２つのオペランドデー
タが同符号の減算または異符号の加算のときを実質減算
と呼んでいる。
従来の１０進加減算処理は以下のステップよりなる。第
１ステツプで両オペランドの符号と加賀６・減算の別に
より実質加算か実質減算かを識別する。第２ステツプで
は、被加（減）数である第１オペランドの絶対値（以下
Ｘと略記する）と加（減）数である第２オペランドの絶
対値（以下Ｙと略記する）の間で、実質加算のときＸ
−）−Ｙを実質減算のときＸ−Ｙの演算を実行する。第
３ステツプでは、第１ステツプで調べた両オペランドの
符号及び７ＪＩ］ Ｓ・減算の別と、第２ステツプで得
た演η、結果から結果の符号を決定し、符号コードを生
成する。さらに、実質減算でかつＸ＜Ｙのときｔよ、第
２ステツプの演η、Ｘ−Ｙの結果（２とする）が負にな
るため、正にするための補正ｏ−ｚ’４行う（この処理
を再補正処理と呼ぶ）必をがあり、この処理を行うステ
ップが余分にかかつていた。
１ステツプで両オペランドの符号と加賀６・減算の別に
より実質加算か実質減算かを識別する。第２ステツプで
は、被加（減）数である第１オペランドの絶対値（以下
Ｘと略記する）と加（減）数である第２オペランドの絶
対値（以下Ｙと略記する）の間で、実質加算のときＸ
−）−Ｙを実質減算のときＸ−Ｙの演算を実行する。第
３ステツプでは、第１ステツプで調べた両オペランドの
符号及び７ＪＩ］ Ｓ・減算の別と、第２ステツプで得
た演η、結果から結果の符号を決定し、符号コードを生
成する。さらに、実質減算でかつＸ＜Ｙのときｔよ、第
２ステツプの演η、Ｘ−Ｙの結果（２とする）が負にな
るため、正にするための補正ｏ−ｚ’４行う（この処理
を再補正処理と呼ぶ）必をがあり、この処理を行うステ
ップが余分にかかつていた。
このように、従来１０進加減算処理は、第１ステツプか
ら第３ステツプ、又は、再補正が心安な場合には第４ス
テツプまでの処理を逐次的に行っているための高速化が
難しかった。
ら第３ステツプ、又は、再補正が心安な場合には第４ス
テツプまでの処理を逐次的に行っているための高速化が
難しかった。
本発明の目的は、前記従来の方式で第１ステツプから第
３ステツプまで３ステツプ秩していた処理を短縮し、か
つ、再補正処理全不要にして１０進加減算命令の高速処
理を行うことが可能な演、ｆ？−処理方式を提供するこ
とにある。
３ステツプまで３ステツプ秩していた処理を短縮し、か
つ、再補正処理全不要にして１０進加減算命令の高速処
理を行うことが可能な演、ｆ？−処理方式を提供するこ
とにある。
」二記目的を達成するために本発明の演算処理方式は、
１０進加減η、処理において第１ステツプで両オペラン
ドの符号と加算・減算の区別により実質加算か実質減η
、かを識別すると同時に、絶対値の大きさを比較するだ
めのＸ−Ｙの演算を実行し、さらに、同じ第１ステツプ
でＸ−Ｙの結果がオールゼロか否か、およびＸ又はＹの
一方がオールゼロか否かを調べることによυ結果の符号
コードを決定し、第２ステツプでは、第１ステツプで調
べた結果によυ、実質加算のときＸ −１−Ｙ ｋ 、
実質減算かつＸ≧ＹのときＸ−Ｙを、実質減算かつＸ〈
Ｙのとき−Ｘ十Ｙ’ｉ実行し、さらに、第１ステツプで
決定した符号コードを発生して、結果の絶対値に付加す
ること’ｔ％徴としている。
１０進加減η、処理において第１ステツプで両オペラン
ドの符号と加算・減算の区別により実質加算か実質減η
、かを識別すると同時に、絶対値の大きさを比較するだ
めのＸ−Ｙの演算を実行し、さらに、同じ第１ステツプ
でＸ−Ｙの結果がオールゼロか否か、およびＸ又はＹの
一方がオールゼロか否かを調べることによυ結果の符号
コードを決定し、第２ステツプでは、第１ステツプで調
べた結果によυ、実質加算のときＸ −１−Ｙ ｋ 、
実質減算かつＸ≧ＹのときＸ−Ｙを、実質減算かつＸ〈
Ｙのとき−Ｘ十Ｙ’ｉ実行し、さらに、第１ステツプで
決定した符号コードを発生して、結果の絶対値に付加す
ること’ｔ％徴としている。
以下、本発明の実施例を図面を用いて説明する。
本発明の演算処理装置は、第１図に示すように２つのオ
ペランドデータを納めるＸ−レジスタ１とＹ−レジスタ
２，２進加Ｍ−’を行う加算器３．結果を納めるＺ−レ
ジスタ４、および２進加算器を用いて１０進演１．に行
うための付属回路１１゜１２．１３，１４，１５，１６
、および１、ｌＯ進加算制御を行うための付加回路５，
６，７，８゜９．１０，１７．１８から成る。
ペランドデータを納めるＸ−レジスタ１とＹ−レジスタ
２，２進加Ｍ−’を行う加算器３．結果を納めるＺ−レ
ジスタ４、および２進加算器を用いて１０進演１．に行
うための付属回路１１゜１２．１３，１４，１５，１６
、および１、ｌＯ進加算制御を行うための付加回路５，
６，７，８゜９．１０，１７．１８から成る。
１０進演算を行う加減算器は、回路１１，１２゜１３．
１４，１５．１６と３で構成される。以下、１０進加減
算動作について説明する。被加数又は被減数Ｘは、線１
０１を介してＸ−レジスタ１に、加数又は減数Ｙは線１
０２を介してＹ−レジスタ２に、符号コードが右端にく
るようにそれぞれセットされる。また、！１００は、加
算のときゝ０′減算のとき１１′にセットさｉする。
１４，１５．１６と３で構成される。以下、１０進加減
算動作について説明する。被加数又は被減数Ｘは、線１
０１を介してＸ−レジスタ１に、加数又は減数Ｙは線１
０２を介してＹ−レジスタ２に、符号コードが右端にく
るようにそれぞれセットされる。また、！１００は、加
算のときゝ０′減算のとき１１′にセットさｉする。
１０進加減算は、第１ステツプで、結果の符号と絶対値
に行うべき演算の分類、即ぢ、Ｘ＋ＹがＸ−Ｙか−Ｘ＋
Ｙかの切り分けｔ行い、第２ステツプで、その演ａ、ヲ
実行して、符号コードを発生する。以下、この動作を具
体的に説明する。
に行うべき演算の分類、即ぢ、Ｘ＋ＹがＸ−Ｙか−Ｘ＋
Ｙかの切り分けｔ行い、第２ステツプで、その演ａ、ヲ
実行して、符号コードを発生する。以下、この動作を具
体的に説明する。
第１ステツプでは、以下の処理を行う。被加（減）数と
加（減）数の４ビット符号コードは、線ＩＢと線２Ｂ’
を介してそれぞれデコーダ７と８に送られる。デコーダ
７・８ではそれぞれ線７Ａ・８Ａ’ｉ、符号コードが正
のとき１０ ′に負のとき１１′にする。回路１８では
、線１ｏｏと７Ａと８Ａの排他的論理和をとって線１８
Ａに出力する。したがって、同符号の二つのオペランド
の和又は異符号の二つのオペランドの差が必要のとき（
実質加算のとき）に線１８Ａは０となｐ、同符号の二つ
のオペランドの差又は異符号の二つのオペランドの和が
必要のとき（実質減算のとき）に線１８Ａは１となる。
加（減）数の４ビット符号コードは、線ＩＢと線２Ｂ’
を介してそれぞれデコーダ７と８に送られる。デコーダ
７・８ではそれぞれ線７Ａ・８Ａ’ｉ、符号コードが正
のとき１０ ′に負のとき１１′にする。回路１８では
、線１ｏｏと７Ａと８Ａの排他的論理和をとって線１８
Ａに出力する。したがって、同符号の二つのオペランド
の和又は異符号の二つのオペランドの差が必要のとき（
実質加算のとき）に線１８Ａは０となｐ、同符号の二つ
のオペランドの差又は異符号の二つのオペランドの和が
必要のとき（実質減算のとき）に線１８Ａは１となる。
このように、回路１８は実質加算と実質減算のいずれを
必要とするかを検出する。被加（減）数と加（減）数の
絶対値はそれぞれ線１人と２人を介して回路５．１１．
１４と回路１２，１３．１５に送られる。絶対値は２進
化１０進数、即ち、４ビツトで１０進１桁（以下単に桁
と呼ぶ）を表わしている。ゼロ検出回路５では、線５Ａ
を、線ＩＡが全て１０′即ちＸ＝ＯならゝＯｌにし、そ
うでないならゝｌ′にする。
必要とするかを検出する。被加（減）数と加（減）数の
絶対値はそれぞれ線１人と２人を介して回路５．１１．
１４と回路１２，１３．１５に送られる。絶対値は２進
化１０進数、即ち、４ビツトで１０進１桁（以下単に桁
と呼ぶ）を表わしている。ゼロ検出回路５では、線５Ａ
を、線ＩＡが全て１０′即ちＸ＝ＯならゝＯｌにし、そ
うでないならゝｌ′にする。
補数回路１１と１２は、それぞれ線ＩＡと２人のＮＯＴ
（反転）をとって、っまシそれぞれの１の補数を線１
１Ａと１２Ａに出力する。加視１回路１３は、２進加算
器３を用いて１ｏ進加′Ｒ，を行えるように、加（減）
数Ｙの絶対値の各桁に６を加えて、線１３Ａに出力する
。なお、２進化１０進数であるので、６を加えても上の
桁への桁上げは生じない。１４は、＆１１Ａ、ＩＩＡの
どぢらかを選んで、１１４Ａに出力するセレクタで、線
９Ｂで：ｌ１ｌｌ ｊｌ’ｌｌされる。線９Ｂがゝ０′
のとき線１人を１′のとき線１ｘｈｗセレクトする。１
５は、線２Ａ。
（反転）をとって、っまシそれぞれの１の補数を線１
１Ａと１２Ａに出力する。加視１回路１３は、２進加算
器３を用いて１ｏ進加′Ｒ，を行えるように、加（減）
数Ｙの絶対値の各桁に６を加えて、線１３Ａに出力する
。なお、２進化１０進数であるので、６を加えても上の
桁への桁上げは生じない。１４は、＆１１Ａ、ＩＩＡの
どぢらかを選んで、１１４Ａに出力するセレクタで、線
９Ｂで：ｌ１ｌｌ ｊｌ’ｌｌされる。線９Ｂがゝ０′
のとき線１人を１′のとき線１ｘｈｗセレクトする。１
５は、線２Ａ。
１２Ａ、１３Ａからひとつを選んで、線１５Ａに出力す
るセレクタで、線９Ａと９Ｂで開側１される。
るセレクタで、線９Ａと９Ｂで開側１される。
線９Ａがゝ０′のときは線９Ｂの値にかかわらず線１３
Ａを、線９Ａが１１′で線９１３がゝ０′のときは線１
２Ａを、線９Ａがゝ１′で線９Ｂが１１′のときは線２
人をセレクトする。第１ステツプでは、線９Ａ、９Ｂは
強制的にそれぞれ１１′。
Ａを、線９Ａが１１′で線９１３がゝ０′のときは線１
２Ａを、線９Ａがゝ１′で線９Ｂが１１′のときは線２
人をセレクトする。第１ステツプでは、線９Ａ、９Ｂは
強制的にそれぞれ１１′。
丸Ｏｌにされておシ、線１４Ａ、１５Ａには、それぞれ
線ＩＡ、１２Ａが出力される。即ち、線１４ＡにはＸが
線１５ＡにはＹの１の補数（Ｙと引く）が入力され、こ
れらは、加↑）器３で、２進加算されて線３Ｂに出力さ
れる。このとき、力日算器３の最下位に入力される初期
キャリーとして、線９Ａの値がそのま一１使われ、最上
位から得られる最終キー１” ＩＪ−は、線３Ａに出力
される。即ち、線３Ａは、力ｕ ３！器３で行ったＸ−
ＹＯｉ＆終キャワキヤリ−ゝ０′のときＸ＜Ｙをゝ１′
のときＸ≧Ｙであることを示している。合線９は１１′
であるためこれと線１５Ａ上のＹが加算器３で加算され
ると、Ｙの２の補数かえられ、結局力１団器３ではＸ−
Ｙの演算が実行されることになる。ただし、２進加η、
器３を用いて１０進加力、′ｆ、行うため補正が必要で
、補正回路１６では、線３Ｂの各桁に対して、加算器３
での加算で、上の桁への桁上げが生じた桁に対してはそ
のまま、桁」二げが住じなかった桁に対しては６を減算
して、＃１６Ａに出力する。なお、この補正方法につい
ては公知の技術であるので、これ以上の説明は省略する
。線１６ＡにはＸ−Ｙの結果が出てこれがゼロ検出回路
６に送られる。ゼロ検出回路６は線６Ａ”、、もし線１
６Ａが全てゝ０′ならゝ０′に、そうでない場合は１１
′にする。演算制御回路９には、線３Ａと１８Ａが、符
号決定回路１０には線３Ａと１８Ａと７Ａと５Ａと６Ａ
が入力され、それぞれの回路の７リツプフロツプ（第２
図、第３図）にラッチされる。以上が第１ステツプの処
理である。
線ＩＡ、１２Ａが出力される。即ち、線１４ＡにはＸが
線１５ＡにはＹの１の補数（Ｙと引く）が入力され、こ
れらは、加↑）器３で、２進加算されて線３Ｂに出力さ
れる。このとき、力日算器３の最下位に入力される初期
キャリーとして、線９Ａの値がそのま一１使われ、最上
位から得られる最終キー１” ＩＪ−は、線３Ａに出力
される。即ち、線３Ａは、力ｕ ３！器３で行ったＸ−
ＹＯｉ＆終キャワキヤリ−ゝ０′のときＸ＜Ｙをゝ１′
のときＸ≧Ｙであることを示している。合線９は１１′
であるためこれと線１５Ａ上のＹが加算器３で加算され
ると、Ｙの２の補数かえられ、結局力１団器３ではＸ−
Ｙの演算が実行されることになる。ただし、２進加η、
器３を用いて１０進加力、′ｆ、行うため補正が必要で
、補正回路１６では、線３Ｂの各桁に対して、加算器３
での加算で、上の桁への桁上げが生じた桁に対してはそ
のまま、桁」二げが住じなかった桁に対しては６を減算
して、＃１６Ａに出力する。なお、この補正方法につい
ては公知の技術であるので、これ以上の説明は省略する
。線１６ＡにはＸ−Ｙの結果が出てこれがゼロ検出回路
６に送られる。ゼロ検出回路６は線６Ａ”、、もし線１
６Ａが全てゝ０′ならゝ０′に、そうでない場合は１１
′にする。演算制御回路９には、線３Ａと１８Ａが、符
号決定回路１０には線３Ａと１８Ａと７Ａと５Ａと６Ａ
が入力され、それぞれの回路の７リツプフロツプ（第２
図、第３図）にラッチされる。以上が第１ステツプの処
理である。
第２ステツプの処理を以下に示す。演算制御回路９の詳
細は第２図に示恣れ、ラッチされた線１８Ａの内容をそ
のま１線９Ａとして、ラッチされた線３Ａの内容の反転
と線１８の内容のアンドをとって、１９Ｂとして出力す
る。即ち線９ Ａが％ １ ／のとき絶対値の差を求め
る実質減算であることを示し、線９Ｂが１′のときは実
質減算でかつＸ＜Ｙの場合であること、したがって、−
Ｘ−１−Ｙの演算が必要であることを示している。−ま
た、符号決定回路ｌＯでは第１ステツプで調べた結果、
即ち、Ｘの符号を示す線７Ａ、ＸとＹの大小を示す線３
Ａ、絶対値の和か差を示す線１８Ａ、Ｘ＝０かどう）・
を示す線５Ａ、Ｘ−Ｙ＝Ｏかどぅがを示す線６Ａから、
結果として付加する符号を決定し、この符号が正又は負
であるかに応じて線１０Ａにゝ０′又はゝ１′を出力す
る。符号決定の基本は、絶対値の和又はＸ＞Ｙ″″ｃ絶
対値の差のときはＸの符号と同じに、ＸくＹ″？？絶対
値の差のときはＸの符号と逆にし、結果の絶対値がゼロ
のときは杓号を正にすることである。結果の絶対値がゼ
ロか否かは、絶対値の差を求めるとき（線１８Ａが１の
とき）には、線６ＡがＯか否かによｐ判断し、絶対値の
和を求めるとき（線１８Ａが０のとき）には線６Ａが０
でかつ線５Ａが０か否かにより判断する。このためには
符号決定回路１０は第３図のように構成される。
細は第２図に示恣れ、ラッチされた線１８Ａの内容をそ
のま１線９Ａとして、ラッチされた線３Ａの内容の反転
と線１８の内容のアンドをとって、１９Ｂとして出力す
る。即ち線９ Ａが％ １ ／のとき絶対値の差を求め
る実質減算であることを示し、線９Ｂが１′のときは実
質減算でかつＸ＜Ｙの場合であること、したがって、−
Ｘ−１−Ｙの演算が必要であることを示している。−ま
た、符号決定回路ｌＯでは第１ステツプで調べた結果、
即ち、Ｘの符号を示す線７Ａ、ＸとＹの大小を示す線３
Ａ、絶対値の和か差を示す線１８Ａ、Ｘ＝０かどう）・
を示す線５Ａ、Ｘ−Ｙ＝Ｏかどぅがを示す線６Ａから、
結果として付加する符号を決定し、この符号が正又は負
であるかに応じて線１０Ａにゝ０′又はゝ１′を出力す
る。符号決定の基本は、絶対値の和又はＸ＞Ｙ″″ｃ絶
対値の差のときはＸの符号と同じに、ＸくＹ″？？絶対
値の差のときはＸの符号と逆にし、結果の絶対値がゼロ
のときは杓号を正にすることである。結果の絶対値がゼ
ロか否かは、絶対値の差を求めるとき（線１８Ａが１の
とき）には、線６ＡがＯか否かによｐ判断し、絶対値の
和を求めるとき（線１８Ａが０のとき）には線６Ａが０
でかつ線５Ａが０か否かにより判断する。このためには
符号決定回路１０は第３図のように構成される。
第３図を簡単に説明する。実質減ｑ６か否かを示ず線１
８Ａと加算器３からのキャリー即ちＸとＹの絶対値の大
小を表わす線３Ａの反転とのＡＮＤである線１０ＡＡは
、１１′のとき実質減算でかつＸ＜Ｙであることを示す
。１いかえれば、線１０ＡＡが１１′のとき、−Ｘ十Ｙ
の演算が行われることを意味する。さらにこれと線７Ａ
とのＡＮＤである＃Ｊ１１０ＡＣは、線１０ＡＡがゝ０
′即ちＸｆ：Ｙの演算のときＸの符号を表わす線７Ａの
値そのままであシ、線１０ＡＡが１′のとき線７Ａの反
転となる。以上が主な符号決定の論理であυ、残シの部
分は結果がオール０のとき符号を強制的に０にするため
の論理である。線１０ＡＩ３がゝ０′のときＸ十Ｙでか
つＸ−ｏであることを示し、線１０ＡＤが０のときは、
結果がオール０となることを示している。線１０ＡＣと
線ＬＯＡＤのＡ Ｎ ］）をとることにより、線１０Ａ
は通常線１０ＡＣが出力され、結果がオール０のとき強
制的に０となる。ｉ９Ａ、９Ｂはセレクタ１４゜１５に
送られる。セレクタ１４では線９Ｂが１０′のときＸに
相当する線Ｉ八を、％ ｏ／のときＸに相当するＩＶｉ
！ｉｌｌ：出力する。セレクタ１５は線９Ａが１０′の
とき＋Ｙに相当する線１３Ａｒ、、線９Ａ・９Ｂが、１
１′・１０′のときＹに相当する線１２Ａを、線９Ａ・
９Ｂがゝ１′・ゝ１１のときＹに相当する線２八を出力
する。加算器３では線９Ａ′ｆ：、初期キャリーとして
２進カｌη、し、その出力線３Ｂは、補正回路１６で補
正されて、Ｚレジスタ４にセットされる。一方結果の符
号を示す線１０＝Ａはエンコーダ１７に送られる。エン
コーダ１７は、ＡＩＪ １０ Ａがもし′ｏ／、７ら正
の、１１′なら負の４ピツトの符号コードを発生して線
１７Ａに出力する。１１７Ａは、Ｚ−レジスタ４にセッ
トされる。このようにして２−レジスタに得られた結果
の絶対値と符号は、線１０４を介して、メモリなどに格
納される。以上が第２スデツブの処理である。
８Ａと加算器３からのキャリー即ちＸとＹの絶対値の大
小を表わす線３Ａの反転とのＡＮＤである線１０ＡＡは
、１１′のとき実質減算でかつＸ＜Ｙであることを示す
。１いかえれば、線１０ＡＡが１１′のとき、−Ｘ十Ｙ
の演算が行われることを意味する。さらにこれと線７Ａ
とのＡＮＤである＃Ｊ１１０ＡＣは、線１０ＡＡがゝ０
′即ちＸｆ：Ｙの演算のときＸの符号を表わす線７Ａの
値そのままであシ、線１０ＡＡが１′のとき線７Ａの反
転となる。以上が主な符号決定の論理であυ、残シの部
分は結果がオール０のとき符号を強制的に０にするため
の論理である。線１０ＡＩ３がゝ０′のときＸ十Ｙでか
つＸ−ｏであることを示し、線１０ＡＤが０のときは、
結果がオール０となることを示している。線１０ＡＣと
線ＬＯＡＤのＡ Ｎ ］）をとることにより、線１０Ａ
は通常線１０ＡＣが出力され、結果がオール０のとき強
制的に０となる。ｉ９Ａ、９Ｂはセレクタ１４゜１５に
送られる。セレクタ１４では線９Ｂが１０′のときＸに
相当する線Ｉ八を、％ ｏ／のときＸに相当するＩＶｉ
！ｉｌｌ：出力する。セレクタ１５は線９Ａが１０′の
とき＋Ｙに相当する線１３Ａｒ、、線９Ａ・９Ｂが、１
１′・１０′のときＹに相当する線１２Ａを、線９Ａ・
９Ｂがゝ１′・ゝ１１のときＹに相当する線２八を出力
する。加算器３では線９Ａ′ｆ：、初期キャリーとして
２進カｌη、し、その出力線３Ｂは、補正回路１６で補
正されて、Ｚレジスタ４にセットされる。一方結果の符
号を示す線１０＝Ａはエンコーダ１７に送られる。エン
コーダ１７は、ＡＩＪ １０ Ａがもし′ｏ／、７ら正
の、１１′なら負の４ピツトの符号コードを発生して線
１７Ａに出力する。１１７Ａは、Ｚ−レジスタ４にセッ
トされる。このようにして２−レジスタに得られた結果
の絶対値と符号は、線１０４を介して、メモリなどに格
納される。以上が第２スデツブの処理である。
本夾施例では、ゼロ検出回路５と６を設け、符号決定回
路１０に反映させることにより、１０進〃１１減算の結
果にマイナスゼロがｆｔ′ｒされない場合でも、２ステ
ツプで１０進加減算処理が行える効果がある。
路１０に反映させることにより、１０進〃１１減算の結
果にマイナスゼロがｆｔ′ｒされない場合でも、２ステ
ツプで１０進加減算処理が行える効果がある。
本発明によれば、１０進加減ｎ、処理において、結果の
符号と、絶対値に対して行うべき演算の切υ分けを決定
するステップと、実際の演３す、を行い結果の符号コー
ドを発生するステップの、２ステツプで処理が完了でき
るので、従来３ステツプかかつていた処理が短縮できる
と同時に、従来実質減算で必要としていた再補正処理を
なくすことができるという効果がある。
符号と、絶対値に対して行うべき演算の切υ分けを決定
するステップと、実際の演３す、を行い結果の符号コー
ドを発生するステップの、２ステツプで処理が完了でき
るので、従来３ステツプかかつていた処理が短縮できる
と同時に、従来実質減算で必要としていた再補正処理を
なくすことができるという効果がある。
第１図は、本発明の演算処理方法を実現する回路例、第
２図は第１図の演Ｒ，＋ｔ＋１＋御回路例、第３図はＮ
１．１図の符号決定回路例を示した図である。 代理人 弁理士 薄田利幸 第 １ 図 循 ２ 図 ′竹 ３ 図
２図は第１図の演Ｒ，＋ｔ＋１＋御回路例、第３図はＮ
１．１図の符号決定回路例を示した図である。 代理人 弁理士 薄田利幸 第 １ 図 循 ２ 図 ′竹 ３ 図
Claims (1)
- １、絶対値と符号からなる第１．第２のオペラン該第１
．第２のオペランドの符号に基づき、該演算が該第１．
第２のオペランドの絶対値に対する加算か否かを識別す
る手段と、該第１゜第２のオペランドの絶対値の差を求
める手段と、該差が正か否かを検出する手段と、該識別
手段と該検出手段の出力に基づき、該演羽。の結果デー
タの符号を決定する手段と、該識別手段と該検出手段の
出力に基づき、該第１．第２のオペランドの絶対値の和
、該第１のオペランドの絶対値から該第２のオペランド
の絶対値を減算した値、もしくは、第２のオペランドの
絶対値から該第１のオペランドの絶対値を減算した値の
いずれかを該結果データの絶ダ」値として求める手段と
ｔ有する演算処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138535A JPS5930143A (ja) | 1982-08-11 | 1982-08-11 | 演算処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138535A JPS5930143A (ja) | 1982-08-11 | 1982-08-11 | 演算処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5930143A true JPS5930143A (ja) | 1984-02-17 |
| JPH0435777B2 JPH0435777B2 (ja) | 1992-06-12 |
Family
ID=15224420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57138535A Granted JPS5930143A (ja) | 1982-08-11 | 1982-08-11 | 演算処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930143A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61103243A (ja) * | 1984-10-25 | 1986-05-21 | Nec Corp | 減算装置 |
| JPS61177542A (ja) * | 1985-02-01 | 1986-08-09 | Nec Corp | 符号補数・符号絶対値併用加減算装置 |
| JPH0371329A (ja) * | 1989-08-11 | 1991-03-27 | Fujitsu Ltd | 算術論理演算処理装置の演算制御回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5852747A (ja) * | 1981-09-25 | 1983-03-29 | Nec Corp | 加減算回路 |
-
1982
- 1982-08-11 JP JP57138535A patent/JPS5930143A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5852747A (ja) * | 1981-09-25 | 1983-03-29 | Nec Corp | 加減算回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61103243A (ja) * | 1984-10-25 | 1986-05-21 | Nec Corp | 減算装置 |
| JPS61177542A (ja) * | 1985-02-01 | 1986-08-09 | Nec Corp | 符号補数・符号絶対値併用加減算装置 |
| JPH0371329A (ja) * | 1989-08-11 | 1991-03-27 | Fujitsu Ltd | 算術論理演算処理装置の演算制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0435777B2 (ja) | 1992-06-12 |
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