JPH03716B2 - - Google Patents
Info
- Publication number
- JPH03716B2 JPH03716B2 JP58032285A JP3228583A JPH03716B2 JP H03716 B2 JPH03716 B2 JP H03716B2 JP 58032285 A JP58032285 A JP 58032285A JP 3228583 A JP3228583 A JP 3228583A JP H03716 B2 JPH03716 B2 JP H03716B2
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- section
- output
- node
- defective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はトランジスタを用いた半導体メモリで
あつて、冗長回路を持つメモリの回路に関するも
のである。
あつて、冗長回路を持つメモリの回路に関するも
のである。
近年、半導体メモリは大容量化の方向へと発展
している。この大容量化は、より微細な素子、配
線技術の開発と、チツプ面積の増大とで達成され
ている。この微細化により製造ラインで発生する
微少なゴミ等も欠陥の発生源となつて来た。たと
えば、2μｍの素子及び配線に2μｍ程度のゴミの
付着は致命的な欠陥となり、単位面積当りの欠陥
密度を増大させることとなつてきた。
している。この大容量化は、より微細な素子、配
線技術の開発と、チツプ面積の増大とで達成され
ている。この微細化により製造ラインで発生する
微少なゴミ等も欠陥の発生源となつて来た。たと
えば、2μｍの素子及び配線に2μｍ程度のゴミの
付着は致命的な欠陥となり、単位面積当りの欠陥
密度を増大させることとなつてきた。
一方チツプ面積の増大は当然チツプ当りの欠陥
数を増大することになる。このためにメモリが大
容量化されるに従つてチツプ当りの欠陥発生率は
幾可級数的に大きくなることは明白である。この
ようなことから、大容量化されることで無欠陥の
チツプの歩留が急速に低下することは製造技術の
向上によつても避けることができない。このよう
な困難を解決するために冗長回路をチツプ内に入
れ、欠陥を救済することが導入されはじめてい
る。
数を増大することになる。このためにメモリが大
容量化されるに従つてチツプ当りの欠陥発生率は
幾可級数的に大きくなることは明白である。この
ようなことから、大容量化されることで無欠陥の
チツプの歩留が急速に低下することは製造技術の
向上によつても避けることができない。このよう
な困難を解決するために冗長回路をチツプ内に入
れ、欠陥を救済することが導入されはじめてい
る。
メモリの不良はチツプの有効面積の過半数を占
めるメモリマトリツクス部に発生しやすく、マト
リツクス部に発生した欠陥は１ビツトまたは少数
の複数ビツトのみのを不良とすることから、欠陥
ビツトを含む行又は列を冗長回路として用意され
た救済用の行又は列と入れ替ることにより欠陥を
救済しようとする方法である。従来より知られて
いる冗長回路への書込はヒユーズと呼ばれる導体
に大電流を流し溶断させるか、レーザーでヒユー
ズを切るかの方法が取られている。電流で溶断す
る方法は大電流を流すため比較的高い電圧をかけ
ること及び大きなトランジスタが必要とされるた
め大容量化には適さず、レーザーで書き込む方法
が多く用いられている。
めるメモリマトリツクス部に発生しやすく、マト
リツクス部に発生した欠陥は１ビツトまたは少数
の複数ビツトのみのを不良とすることから、欠陥
ビツトを含む行又は列を冗長回路として用意され
た救済用の行又は列と入れ替ることにより欠陥を
救済しようとする方法である。従来より知られて
いる冗長回路への書込はヒユーズと呼ばれる導体
に大電流を流し溶断させるか、レーザーでヒユー
ズを切るかの方法が取られている。電流で溶断す
る方法は大電流を流すため比較的高い電圧をかけ
ること及び大きなトランジスタが必要とされるた
め大容量化には適さず、レーザーで書き込む方法
が多く用いられている。
第１図は従来より知られている救済法を示す図
である。C1は欠陥ビツトが存在する行又は列デ
コーダ（以下欠陥デコーダと呼ぶ）を示しC2は
欠陥デコーダを置き換えるデコーダ（以下スペア
デコーダと呼ぶ）を示す。各デコーダはトランジ
スタQ05〜Q09又はQs05〜Qs12からなるノア部、ト
ランジスタQ03とQ04又はQs03とQs04からなるノア
部出力N3又はNs3の逆相信号を出すインバータ部
及びトランジスタQ01，Q02又はQs01，Qs02からな
る出力部から構成されている。両デコーダーにノ
ア部に入力される信号はメモリが非選択状態
の時１レベルとなる信号であり、この時すべての
ワード線を非選択状態とするためである。スペア
デコーダC2のノア部の入力として３組のアドレ
スの正補信号（A0，0），（A1，1），（A2，
２）が共に入力されているためこのスペアデコー
ダC2を使用していなければ必らず接点Ns3を０〓レ
ベルにするため常に非選択状態となつている。今
欠陥デコーダC1のアドレス入力に（A0，A1，
２）が入力されているとした時、欠陥デコーダC1
をスペアデコーダC2におきかえる方法を示す。
まずレーザーによりスペアデコーダC2のヒユー
ズfs5，fs3，fs2を切断するとスペアデコーダーは
A0，A1，2，が共に０〓のときのみノア部節
点Ns3を高レベルとしデコーダが選択される。一
方この時にかぎつてのみ欠陥デコーダC1もノア
部N3は１レベルとなることから欠陥デコーダC1
がスペアデコーダC2に写し取られたことになる。
一方欠陥デコーダのヒユーズf11を切断すること
により接点N11は電位の供給手段がなくリーク等
のため０電位を保つことになり欠陥デコーダは常
に非選択状態となり欠陥デコーダC1が完全にC2
へのコピーが完了し、欠陥デコーダの出力は非活
性化される。
である。C1は欠陥ビツトが存在する行又は列デ
コーダ（以下欠陥デコーダと呼ぶ）を示しC2は
欠陥デコーダを置き換えるデコーダ（以下スペア
デコーダと呼ぶ）を示す。各デコーダはトランジ
スタQ05〜Q09又はQs05〜Qs12からなるノア部、ト
ランジスタQ03とQ04又はQs03とQs04からなるノア
部出力N3又はNs3の逆相信号を出すインバータ部
及びトランジスタQ01，Q02又はQs01，Qs02からな
る出力部から構成されている。両デコーダーにノ
ア部に入力される信号はメモリが非選択状態
の時１レベルとなる信号であり、この時すべての
ワード線を非選択状態とするためである。スペア
デコーダC2のノア部の入力として３組のアドレ
スの正補信号（A0，0），（A1，1），（A2，
２）が共に入力されているためこのスペアデコー
ダC2を使用していなければ必らず接点Ns3を０〓レ
ベルにするため常に非選択状態となつている。今
欠陥デコーダC1のアドレス入力に（A0，A1，
２）が入力されているとした時、欠陥デコーダC1
をスペアデコーダC2におきかえる方法を示す。
まずレーザーによりスペアデコーダC2のヒユー
ズfs5，fs3，fs2を切断するとスペアデコーダーは
A0，A1，2，が共に０〓のときのみノア部節
点Ns3を高レベルとしデコーダが選択される。一
方この時にかぎつてのみ欠陥デコーダC1もノア
部N3は１レベルとなることから欠陥デコーダC1
がスペアデコーダC2に写し取られたことになる。
一方欠陥デコーダのヒユーズf11を切断すること
により接点N11は電位の供給手段がなくリーク等
のため０電位を保つことになり欠陥デコーダは常
に非選択状態となり欠陥デコーダC1が完全にC2
へのコピーが完了し、欠陥デコーダの出力は非活
性化される。
しかしながら従来の方法によれば切り放たれた
デコーダ出力は高インピーダンス状態になつてお
り、リーク電流でおおむね非選択状態を保つのみ
である。従つて電源変動あるいは容量性の結合で
動作時に雑音が入る等によつて切り放たれたデコ
ーダ出力は一定のレベルではなく時としてトラン
ジスタのしきい値を超えることがあり得る。欠陥
デコーダに結線されたメモリセル群は、読み出さ
れることはないためその記憶情報が破壊されるこ
とを恐れる必要はないが、他のセルの回路動作悪
影響を与える。例えばビツト線の電荷がセルある
いはＩ／０バスへリークすることなどでビツト線
の高レベルの低下を起す。あるいはCMOSメモ
リでは消費電力が小さく特にスタンドバイ時の電
流は数μAと小さいことが特長であるが、このよ
うな機能に対しても前述のリークによつてスタン
ドバイ時のリーク電流が増加してしまうことにな
る。
デコーダ出力は高インピーダンス状態になつてお
り、リーク電流でおおむね非選択状態を保つのみ
である。従つて電源変動あるいは容量性の結合で
動作時に雑音が入る等によつて切り放たれたデコ
ーダ出力は一定のレベルではなく時としてトラン
ジスタのしきい値を超えることがあり得る。欠陥
デコーダに結線されたメモリセル群は、読み出さ
れることはないためその記憶情報が破壊されるこ
とを恐れる必要はないが、他のセルの回路動作悪
影響を与える。例えばビツト線の電荷がセルある
いはＩ／０バスへリークすることなどでビツト線
の高レベルの低下を起す。あるいはCMOSメモ
リでは消費電力が小さく特にスタンドバイ時の電
流は数μAと小さいことが特長であるが、このよ
うな機能に対しても前述のリークによつてスタン
ドバイ時のリーク電流が増加してしまうことにな
る。
本発明はこのような欠陥デコーダが救済された
時、切りはなされたデコーダの出力、即ちワード
線あるいはＩ／０スイツチゲート等の電位を安定
化を計る手段を提供することである。以下本発明
を実施例に従つて説明する。
時、切りはなされたデコーダの出力、即ちワード
線あるいはＩ／０スイツチゲート等の電位を安定
化を計る手段を提供することである。以下本発明
を実施例に従つて説明する。
第２図は本発明の実施例の一つを示すものであ
る。図には通常のデコーダをのみ示しており、第
１図と同様の入力を持つとする。又同一記号のト
ランジスタ及び節点は第１図の欠陥デコーダと同
一機能を有する。ここでは、非活性化のためのヒ
ユーズf13をインバータ部の節点N2と、その接地
側に接続したトランジスタQ04の間に直列に入れ
てある。
る。図には通常のデコーダをのみ示しており、第
１図と同様の入力を持つとする。又同一記号のト
ランジスタ及び節点は第１図の欠陥デコーダと同
一機能を有する。ここでは、非活性化のためのヒ
ユーズf13をインバータ部の節点N2と、その接地
側に接続したトランジスタQ04の間に直列に入れ
てある。
従つて、非選択時はノア部トランジスタQ06〜
Q09の内少なくとも一つ以上が導通状態にありノ
ア部節点N3は０レベルとなり、インバータ部節
点N2、ドライバー部節点N1は各々１レベル、０
レベルとなつている。選択状態ではノア部入力ト
ランジスタQ06〜Q09はすべて非導通であり、節
点N3は１レベルであり従つて節点N2，N1は各々
０，１レベルとなる。
Q09の内少なくとも一つ以上が導通状態にありノ
ア部節点N3は０レベルとなり、インバータ部節
点N2、ドライバー部節点N1は各々１レベル、０
レベルとなつている。選択状態ではノア部入力ト
ランジスタQ06〜Q09はすべて非導通であり、節
点N3は１レベルであり従つて節点N2，N1は各々
０，１レベルとなる。
今、このデコーダが欠陥デコーダであるなら
ば、インバータ部の節点N2とトランジスタQ04の
間に直列に入れてあるヒユーズf13を切断すると、
トランジスタは節点N2から切り離され、節点Ｎ
はトランジスタQ03を介して電源に常時接続され
ることになるため、節点N2は常に１レベルを出
力し、従つて出力N1は常に０レベルを低インピ
ーダンスで出すことが可能となり、このデコーダ
を非活性化し、常に非選択状態とする。これによ
り、安定な非選択状態が得られることになる。
ば、インバータ部の節点N2とトランジスタQ04の
間に直列に入れてあるヒユーズf13を切断すると、
トランジスタは節点N2から切り離され、節点Ｎ
はトランジスタQ03を介して電源に常時接続され
ることになるため、節点N2は常に１レベルを出
力し、従つて出力N1は常に０レベルを低インピ
ーダンスで出すことが可能となり、このデコーダ
を非活性化し、常に非選択状態とする。これによ
り、安定な非選択状態が得られることになる。
本発明によれば、インバータ部を構成するトラ
ンジスタと節点との間にヒユーズを入れ、これを
切断することで選択すべき入力が入つても内部節
点が選択レベルになることを防ぐので、デコーダ
出力が高インピーダンス状態となることを避け、
安定な非選択状態を得ることが可能となる。
ンジスタと節点との間にヒユーズを入れ、これを
切断することで選択すべき入力が入つても内部節
点が選択レベルになることを防ぐので、デコーダ
出力が高インピーダンス状態となることを避け、
安定な非選択状態を得ることが可能となる。
第１図は従来の冗長回路のデコーダC1とスペ
アデコーダC2を示し、第２図は本発明のデコー
ダ部を示す図である。 なお図において、Q01，Q02，……，Q09，
Qs01，Qs02，……，Qs12はトランジスタ、fs1，
fs2，……，fs6はヒユーズ、を示す。
アデコーダC2を示し、第２図は本発明のデコー
ダ部を示す図である。 なお図において、Q01，Q02，……，Q09，
Qs01，Qs02，……，Qs12はトランジスタ、fs1，
fs2，……，fs6はヒユーズ、を示す。
Claims (1)
- １ レーザーを用いてデコーダ内部にあるヒユー
ズを切断することにより欠陥デコーダを非活性化
させる冗長回路において、入力用のノア部と、こ
のノア部の出力を反転させるインバータ部と、こ
のインバータ部の出力を反転させるドライバ部と
で構成し、前記インバータ部では、反転出力をド
ライバ部に出力する節点と、この節点の接地側に
接続したトランジスタとの間にヒユーズを介挿
し、このヒユーズを切断したときに該インバータ
部の節点から常に電源レベルを出力し、前記ドラ
イバ部に接地レベルを出力するように構成したこ
とを特徴とする冗長回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032285A JPS59157892A (ja) | 1983-02-28 | 1983-02-28 | 冗長回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032285A JPS59157892A (ja) | 1983-02-28 | 1983-02-28 | 冗長回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59157892A JPS59157892A (ja) | 1984-09-07 |
| JPH03716B2 true JPH03716B2 (ja) | 1991-01-08 |
Family
ID=12354688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58032285A Granted JPS59157892A (ja) | 1983-02-28 | 1983-02-28 | 冗長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59157892A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60195797A (ja) * | 1984-03-16 | 1985-10-04 | Mitsubishi Electric Corp | 半導体記憶装置の冗長回路 |
| EP0213044A3 (en) * | 1985-08-20 | 1989-03-22 | STMicroelectronics, Inc. | Defective element disabling circuit having a laser-blown fuse |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198593A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Memory circuit |
-
1983
- 1983-02-28 JP JP58032285A patent/JPS59157892A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59157892A (ja) | 1984-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6281739B1 (en) | Fuse circuit and redundant decoder | |
| KR0158484B1 (ko) | 불휘발성 반도체 메모리의 행리던던씨 | |
| KR0172393B1 (ko) | 탄력적인 컬럼구제 기능을 가지는 반도체 메모리 장치 | |
| KR0177740B1 (ko) | 반도체 메모리 장치의 리던던시 회로 및 그 방법 | |
| JPS6353794A (ja) | 半導体メモリー装置 | |
| US4538247A (en) | Redundant rows in integrated circuit memories | |
| JPH0334640B2 (ja) | ||
| KR100370232B1 (ko) | 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로 | |
| JPH05307898A (ja) | 半導体メモリ装置 | |
| US4587639A (en) | Static semiconductor memory device incorporating redundancy memory cells | |
| KR0157339B1 (ko) | 반도체 메모리의 불량셀 구제회로 | |
| US4794568A (en) | Redundancy circuit for use in a semiconductor memory device | |
| JPH0427639B2 (ja) | ||
| US5457656A (en) | Zero static power memory device redundancy circuitry | |
| JPH0855496A (ja) | 書込可能なメモリ装置及び冗長アドレス情報の記憶方法 | |
| US6456547B1 (en) | Semiconductor memory device with function of repairing stand-by current failure | |
| JPH03245400A (ja) | 半導体メモリ装置 | |
| JPH03716B2 (ja) | ||
| US6643166B1 (en) | Low power SRAM redundancy repair scheme | |
| CN100462932C (zh) | 低功率静态随机存取存储器备份修复结构 | |
| JPS6266500A (ja) | 半導体記憶装置 | |
| JPS6138560B2 (ja) | ||
| JPS5846175B2 (ja) | プログラム可能回路 | |
| JP2519468B2 (ja) | 半導体集積回路 | |
| JP3414496B2 (ja) | 半導体装置 |