JPH0427639B2 - - Google Patents
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- JPH0427639B2 JPH0427639B2 JP60205747A JP20574785A JPH0427639B2 JP H0427639 B2 JPH0427639 B2 JP H0427639B2 JP 60205747 A JP60205747 A JP 60205747A JP 20574785 A JP20574785 A JP 20574785A JP H0427639 B2 JPH0427639 B2 JP H0427639B2
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- JP
- Japan
- Prior art keywords
- decoder
- spare
- bit
- partial
- signals
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/802—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by encoding redundancy signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、冗長回路を備えた半導体記憶装置
に関するもので、特にそのプログラム可能なスペ
アデコーダに関する。
に関するもので、特にそのプログラム可能なスペ
アデコーダに関する。
近年、VLSIと称される超高集積度な半導体集
積回路装置、特に大容量メモリでは、高集積化に
伴つて素子の寸法が微細化され、且つチツプの大
型化も著しい。このため、半導体集積回路装置を
構成する１つのチツプ内に不良素子が発生する確
率が増大し、完全良品を得るための製造歩留りが
低下するという問題がある。この問題を解決する
ために、予備のビツトを予めチツプ内に形成して
おき、不良ビツトが発生した際にこの予備のビツ
トを選択することにより、不良チツプを救済する
いわゆる冗長回路を備えた半導体集積回路装置が
注目されている。上記予備のビツトと不良のビツ
トとを置換する方法としては、プログラム可能な
ヒユーズ素子を用いて不良のビツトを切断し、予
備のビツトを選択するようにデコーダをプログラ
ムする方法がある。
積回路装置、特に大容量メモリでは、高集積化に
伴つて素子の寸法が微細化され、且つチツプの大
型化も著しい。このため、半導体集積回路装置を
構成する１つのチツプ内に不良素子が発生する確
率が増大し、完全良品を得るための製造歩留りが
低下するという問題がある。この問題を解決する
ために、予備のビツトを予めチツプ内に形成して
おき、不良ビツトが発生した際にこの予備のビツ
トを選択することにより、不良チツプを救済する
いわゆる冗長回路を備えた半導体集積回路装置が
注目されている。上記予備のビツトと不良のビツ
トとを置換する方法としては、プログラム可能な
ヒユーズ素子を用いて不良のビツトを切断し、予
備のビツトを選択するようにデコーダをプログラ
ムする方法がある。
第２図は、Ｎチヤネル型MOSダイナミツク
RAMに使用されている正規のデコーダとプログ
ラム可能なスペアデコーダの回路構成を示してい
る。アドレス入力Ai〜Ajに対してそれぞれアド
レスバツフア１１i〜１１jが設けられており、こ
れらアドレスバツフア１１i〜１１jによつて各ア
ドレス入力Ai〜Ajを増幅および波形整形して内
部アドレス信号Ai〜Ajと相補的アドレス信号i
〜jを生成している。正規のデコーダ１２は、
上記アドレスバツフア１１i〜１１jから生成され
るアドレス信号iあるいはAi〜AjあるいはAjが
選択的に入力されるノア回路によつて構成されて
おり、メモリセルアレイ中の１本のビツト線ある
いはワード線を選択するようになつている。そし
て、もしメモリセルに不良ビツトが存在する場合
には、正規デコーダ１２の出力端に配設されたヒ
ユーズ素子１３を切断することにより、メモリセ
ルから切り離される。
RAMに使用されている正規のデコーダとプログ
ラム可能なスペアデコーダの回路構成を示してい
る。アドレス入力Ai〜Ajに対してそれぞれアド
レスバツフア１１i〜１１jが設けられており、こ
れらアドレスバツフア１１i〜１１jによつて各ア
ドレス入力Ai〜Ajを増幅および波形整形して内
部アドレス信号Ai〜Ajと相補的アドレス信号i
〜jを生成している。正規のデコーダ１２は、
上記アドレスバツフア１１i〜１１jから生成され
るアドレス信号iあるいはAi〜AjあるいはAjが
選択的に入力されるノア回路によつて構成されて
おり、メモリセルアレイ中の１本のビツト線ある
いはワード線を選択するようになつている。そし
て、もしメモリセルに不良ビツトが存在する場合
には、正規デコーダ１２の出力端に配設されたヒ
ユーズ素子１３を切断することにより、メモリセ
ルから切り離される。
一方、スペアデコーダ１４は、全てのアドレス
信号Ai，i〜Aj，jがヒユーズ素子１５1，１５
２，…を介して供給されるノア回路から構成され、
予備のビツトを選択するようになつている。この
スペアデコーダ１４をプログラムして不良のビツ
トを予備のビツトに置換するためには、不良ビツ
トを選択する正規デコーダと同じ構成になるよう
に、アドレス信号i，Ai〜j，Ajを供給するた
めの信号線上のヒユーズ素子１５1，１５2，…を
選択的に切断する。従つて、切断するヒユーズ素
子の数はアドレス信号線の半分となる。
信号Ai，i〜Aj，jがヒユーズ素子１５1，１５
２，…を介して供給されるノア回路から構成され、
予備のビツトを選択するようになつている。この
スペアデコーダ１４をプログラムして不良のビツ
トを予備のビツトに置換するためには、不良ビツ
トを選択する正規デコーダと同じ構成になるよう
に、アドレス信号i，Ai〜j，Ajを供給するた
めの信号線上のヒユーズ素子１５1，１５2，…を
選択的に切断する。従つて、切断するヒユーズ素
子の数はアドレス信号線の半分となる。
ところで、スペアデコーダの数およびノア回路
の入力数はメモリデバイスの構成により大きく異
なるが、ヒユーズ素子の数は少なくとも100素子
以上必要である。従つて、切断するヒユーズ素子
の数は、全てのスペアを使用した場合50素子以上
となる。例えば、このヒユーズ素子を切断する手
段としてレーザを使用した場合、近年は比較的溶
断確率が向上しているものの切断ミスがある。こ
のため、切断すべきヒユーズ素子の数を減らすこ
とが冗長回路による不良救済確率を向上させるこ
とにつながる。
の入力数はメモリデバイスの構成により大きく異
なるが、ヒユーズ素子の数は少なくとも100素子
以上必要である。従つて、切断するヒユーズ素子
の数は、全てのスペアを使用した場合50素子以上
となる。例えば、このヒユーズ素子を切断する手
段としてレーザを使用した場合、近年は比較的溶
断確率が向上しているものの切断ミスがある。こ
のため、切断すべきヒユーズ素子の数を減らすこ
とが冗長回路による不良救済確率を向上させるこ
とにつながる。
また、従来のＮチヤネル型MOSダイナミツク
RAMに使用されている正規のデコーダ１２は、
上記のようにノア回路から構成されている。この
ノア回路は、一度全出力ノードをハイ（“Ｈ”）レ
ベルにプリチヤージし、選択されたノード以外の
ノードをデイスチヤージしてロー（“Ｌ”）レベル
に、選択されたノードの“Ｈ”レベルのみを保持
するという動作を行なう。このように、選択され
ないノードをデイスチヤージするため、消費電流
が大きくなる欠点があり、低消費電力化が望まれ
ている。
RAMに使用されている正規のデコーダ１２は、
上記のようにノア回路から構成されている。この
ノア回路は、一度全出力ノードをハイ（“Ｈ”）レ
ベルにプリチヤージし、選択されたノード以外の
ノードをデイスチヤージしてロー（“Ｌ”）レベル
に、選択されたノードの“Ｈ”レベルのみを保持
するという動作を行なう。このように、選択され
ないノードをデイスチヤージするため、消費電流
が大きくなる欠点があり、低消費電力化が望まれ
ている。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、切断すべきヒ
ユーズ素子の数を減少させることにより、最大の
不良救済効果が得られ、且つ低消費電力化を図る
ことができるプログラム可能なデコーダ回路を備
えた半導体記憶装置を提供することである。
もので、その目的とするところは、切断すべきヒ
ユーズ素子の数を減少させることにより、最大の
不良救済効果が得られ、且つ低消費電力化を図る
ことができるプログラム可能なデコーダ回路を備
えた半導体記憶装置を提供することである。
すなわち、この発明においては、上記の目的を
達成するために、少なくとも２つ以上のアドレス
入力信号を部分デコーダ回路によりデコードして
４つ以上の信号を生成し、これらの信号をナンド
回路から成る正規デコーダに選択的に供給すると
ともに、入力選択用ヒユーズ素子を介してノア回
路から成り予備のビツトを選択するプログラム可
能なスペアデコーダに供給し、上記正規デコーダ
によつて選択されるビツトに不良が発生した時、
この正規デコーダの出力を遮断し、スペアデコー
ダの入力選択用ヒユーズ素子を上記不良が発生し
た正規デコーダに対応して切断することにより、
不良のビツトを予備のビツトに置換するようにし
ている。
達成するために、少なくとも２つ以上のアドレス
入力信号を部分デコーダ回路によりデコードして
４つ以上の信号を生成し、これらの信号をナンド
回路から成る正規デコーダに選択的に供給すると
ともに、入力選択用ヒユーズ素子を介してノア回
路から成り予備のビツトを選択するプログラム可
能なスペアデコーダに供給し、上記正規デコーダ
によつて選択されるビツトに不良が発生した時、
この正規デコーダの出力を遮断し、スペアデコー
ダの入力選択用ヒユーズ素子を上記不良が発生し
た正規デコーダに対応して切断することにより、
不良のビツトを予備のビツトに置換するようにし
ている。
以下、この発明の一実施例について第１図を参
照して説明する。なお、ここでは説明を簡単にす
るために、アドレス入力がAiとAjの２つの場合
を例に取つて説明する。アドレス入力Ai，Ajに
対しそれぞれアドレスバツフア１１i，１１jが設
けられており、このアドレスバツフア１１i，１
１jにより上記アドレス入力Ai，Ajが増幅および
波形整形されて内部アドレス信号Ai，Ajおよび
相補的アドレス信号i，jが生成される。これ
らアドレス信号Ai，Aj，iおよびjの各組合せ
は、ナンド回路１６0〜１６3とインバータ１７0
〜１７3とから構成される部分デコーダ１８0〜１
８3に供給される。これら部分デコーダ１８0〜１
８3は、アドレス入力信号Ai，Ajに対して１つが
選択される信号X0〜X3を生成するもので、この
部分デコードされた信号X0〜X3のうちの１つが
正規デコーダ１９としてのナンド回路に供給され
る。他のアドレス入力信号に対しても同様に、部
分デコードが行なわれて上記ナンド回路１９に供
給される。そして、このナンド回路１９の出力が
インバータ２０およびヒユーズ素子２１をそれぞ
れ介してメモリセルアレイ中の１本のビツト線あ
るいはワード線に供給される。
照して説明する。なお、ここでは説明を簡単にす
るために、アドレス入力がAiとAjの２つの場合
を例に取つて説明する。アドレス入力Ai，Ajに
対しそれぞれアドレスバツフア１１i，１１jが設
けられており、このアドレスバツフア１１i，１
１jにより上記アドレス入力Ai，Ajが増幅および
波形整形されて内部アドレス信号Ai，Ajおよび
相補的アドレス信号i，jが生成される。これ
らアドレス信号Ai，Aj，iおよびjの各組合せ
は、ナンド回路１６0〜１６3とインバータ１７0
〜１７3とから構成される部分デコーダ１８0〜１
８3に供給される。これら部分デコーダ１８0〜１
８3は、アドレス入力信号Ai，Ajに対して１つが
選択される信号X0〜X3を生成するもので、この
部分デコードされた信号X0〜X3のうちの１つが
正規デコーダ１９としてのナンド回路に供給され
る。他のアドレス入力信号に対しても同様に、部
分デコードが行なわれて上記ナンド回路１９に供
給される。そして、このナンド回路１９の出力が
インバータ２０およびヒユーズ素子２１をそれぞ
れ介してメモリセルアレイ中の１本のビツト線あ
るいはワード線に供給される。
一方、スペアデコーダ２２は、部分デコーダ１
８0〜１８3により部分デコードされた全ての信号
X0〜X3がヒユーズ素子２３1，２３2，…を介し
て供給されるノア回路によつて構成される。この
スペアデコーダ２２をプログラムするためには、
不良ビツトを選択する正規デコーダと同じアドレ
ス入力信号が入力された時に選択されるようにす
れば良い。すなわち、部分デコードされた信号
X0〜X3が供給される信号線上に設けられたヒユ
ーズ素子のうち、正規デコーダとしてのナンド回
路１９に入力される信号線と同じ信号線に接続さ
れたヒユーズ素子を１本切断すれば良い。これ
は、４本のヒユーズ素子中、１本を切断すれば良
いことを意味する。そして、ヒユーズ素子２１を
切断すれば、不良のビツトが予備のビツトに置換
される。従つて、従来の４本のヒユーズ素子中２
本を切断するのと比較して、切断すべきヒユーズ
素子の数が半分で済むことになる。
８0〜１８3により部分デコードされた全ての信号
X0〜X3がヒユーズ素子２３1，２３2，…を介し
て供給されるノア回路によつて構成される。この
スペアデコーダ２２をプログラムするためには、
不良ビツトを選択する正規デコーダと同じアドレ
ス入力信号が入力された時に選択されるようにす
れば良い。すなわち、部分デコードされた信号
X0〜X3が供給される信号線上に設けられたヒユ
ーズ素子のうち、正規デコーダとしてのナンド回
路１９に入力される信号線と同じ信号線に接続さ
れたヒユーズ素子を１本切断すれば良い。これ
は、４本のヒユーズ素子中、１本を切断すれば良
いことを意味する。そして、ヒユーズ素子２１を
切断すれば、不良のビツトが予備のビツトに置換
される。従つて、従来の４本のヒユーズ素子中２
本を切断するのと比較して、切断すべきヒユーズ
素子の数が半分で済むことになる。
また、ヒユーズ素子をナンド回路で構成したの
で、選択された信号線（ビツト線あるいはワード
線）のみがデイスチヤージされて“Ｌ”レベルと
なり、他の信号線は“Ｈ”レベルにプリチヤージ
された状態が保持されるので、消費電流を少なく
できる。
で、選択された信号線（ビツト線あるいはワード
線）のみがデイスチヤージされて“Ｌ”レベルと
なり、他の信号線は“Ｈ”レベルにプリチヤージ
された状態が保持されるので、消費電流を少なく
できる。
上述したように、この発明によるデコーダは、
備えるヒユーズ素子の数は従来と同じであるが、
切断するヒユーズ素子の数を半分にすることがで
き、冗長回路による不良救済の確率を向上させる
ことができる。
備えるヒユーズ素子の数は従来と同じであるが、
切断するヒユーズ素子の数を半分にすることがで
き、冗長回路による不良救済の確率を向上させる
ことができる。
なお、上記実施例では２入力の部分デコーダを
例に取つて説明したが、３入力以上であつても同
様に構成することができる。また、上記部分デコ
ーダ１８0〜１８3をスペアデコーダ２２に供給す
る際、部分デコーダ１８0〜１８3の出力をさらに
別の（第２の）部分デコーダに供給してデコード
し、この第２の部分デコーダの出力を選択的に、
入力選択用ヒユーズ素子を介してスペアデコーダ
に供給するように構成しても良い。このような構
成によれば、正規デコーダをスペアデコーダに置
換する際、切断する入力選択用ヒユーズの数を前
記第１図の回路の１／２、換言すれば従来の１／
４に減少させることができ、不良救済の効果を上
げることができる。
例に取つて説明したが、３入力以上であつても同
様に構成することができる。また、上記部分デコ
ーダ１８0〜１８3をスペアデコーダ２２に供給す
る際、部分デコーダ１８0〜１８3の出力をさらに
別の（第２の）部分デコーダに供給してデコード
し、この第２の部分デコーダの出力を選択的に、
入力選択用ヒユーズ素子を介してスペアデコーダ
に供給するように構成しても良い。このような構
成によれば、正規デコーダをスペアデコーダに置
換する際、切断する入力選択用ヒユーズの数を前
記第１図の回路の１／２、換言すれば従来の１／
４に減少させることができ、不良救済の効果を上
げることができる。
以上説明したようにこの発明によれば、切断す
べきヒユーズ素子の数を減少させることにより、
最大の不良救済効果が得られ、且つ低消費電力化
を図ることができるプログラム可能なデコーダ回
路を備えた半導体記憶装置を提供できる。
べきヒユーズ素子の数を減少させることにより、
最大の不良救済効果が得られ、且つ低消費電力化
を図ることができるプログラム可能なデコーダ回
路を備えた半導体記憶装置を提供できる。
第１図はこの発明の一実施例に係わる半導体記
憶装置について説明するための回路図、第２図は
従来の半導体記憶装置について説明するための回
路図である。 Ai，Aj……アドレス入力信号、１１i，１１j…
…アドレスバツフア、１８0〜１８3……部分デコ
ーダ、１９……正規デコーダ、２１……出力選択
用ヒユーズ素子、２３1，２３2……入力選択用ヒ
ユーズ素子、２２……スペアデコーダ。
憶装置について説明するための回路図、第２図は
従来の半導体記憶装置について説明するための回
路図である。 Ai，Aj……アドレス入力信号、１１i，１１j…
…アドレスバツフア、１８0〜１８3……部分デコ
ーダ、１９……正規デコーダ、２１……出力選択
用ヒユーズ素子、２３1，２３2……入力選択用ヒ
ユーズ素子、２２……スペアデコーダ。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも２つ以上のアドレス入力信号をデ
コードして４つ以上の信号を生成する部分デコー
ダと、この部分デコーダの出力が選択的に供給さ
れるナンド回路から成る正規デコーダと、上記部
分デコーダの出力がそれぞれ入力選択用ヒユーズ
素子を介して入力され、予備のビツトを選択する
ノア回路から成るプログラム可能なスペアデコー
ダとを具備し、上記正規デコーダによつて選択さ
れるビツトに不良が発生した時に、上記スペアデ
コーダの入力選択用ヒユーズ素子を上記不良が発
生したビツトを選択する正規デコーダに入力され
る信号に対応して切断することにより、不良のビ
ツトを予備のビツトに置換せしめることを特徴と
する半導体記憶装置。 ２ 少なくとも２つ以上のアドレス入力信号をデ
コードして４つ以上の信号を生成する第１の部分
デコーダと、この第１部分デコーダの出力が選択
的に供給されるナンド回路から成る正規デコーダ
と、上記第１部分デコーダの出力をデコードする
第２の部分デコーダと、この第２部分デコーダの
出力がそれぞれ入力選択用ヒユーズ素子を介して
入力され、予備のビツトを選択するノア回路から
成るプログラム可能なスペアデコーダとを具備
し、上記正規デコーダによつて選択されるビツト
に不良が発生した時に、上記スペアデコーダの入
力選択用ヒユーズ素子を上記不良が発生したビツ
トを選択する正規デコーダに入力される信号に基
づいて選択的に切断することにより、不良のビツ
トを予備のビツトに置換せしめることを特徴とす
る半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205747A JPS6265300A (ja) | 1985-09-18 | 1985-09-18 | 半導体記憶装置 |
| US06/907,966 US4748597A (en) | 1985-09-18 | 1986-09-16 | Semiconductor memory device with redundancy circuits |
| KR1019860007817A KR910009549B1 (ko) | 1985-09-18 | 1986-09-17 | 용장회로를 구비한 반도체기억장치 |
| EP86112889A EP0215485B1 (en) | 1985-09-18 | 1986-09-18 | Semiconductor memory device |
| DE8686112889T DE3687205T2 (de) | 1985-09-18 | 1986-09-18 | Halbleiterspeichergeraet. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205747A JPS6265300A (ja) | 1985-09-18 | 1985-09-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265300A JPS6265300A (ja) | 1987-03-24 |
| JPH0427639B2 true JPH0427639B2 (ja) | 1992-05-12 |
Family
ID=16511985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60205747A Granted JPS6265300A (ja) | 1985-09-18 | 1985-09-18 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4748597A (ja) |
| EP (1) | EP0215485B1 (ja) |
| JP (1) | JPS6265300A (ja) |
| KR (1) | KR910009549B1 (ja) |
| DE (1) | DE3687205T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2695411B2 (ja) * | 1986-11-29 | 1997-12-24 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS63168900A (ja) * | 1987-01-06 | 1988-07-12 | Toshiba Corp | 半導体記憶装置 |
| NL8701085A (nl) * | 1987-05-08 | 1988-12-01 | Philips Nv | Geheugen met redundante geheugenruimte. |
| JPH01144719A (ja) * | 1987-11-30 | 1989-06-07 | Toshiba Corp | リトリガブル・マルチバイブレータ |
| DE58903906D1 (de) * | 1988-02-10 | 1993-05-06 | Siemens Ag | Redundanzdekoder eines integrierten halbleiterspeichers. |
| JPH01224999A (ja) * | 1988-03-04 | 1989-09-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0283898A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体メモリ装置 |
| JPH07109878B2 (ja) * | 1988-11-16 | 1995-11-22 | 株式会社東芝 | 半導体記憶装置 |
| JPH02137364A (ja) * | 1988-11-18 | 1990-05-25 | Toshiba Corp | 半導体記憶装置 |
| US5022008A (en) * | 1989-12-14 | 1991-06-04 | Texas Instruments Incorporated | PROM speed measuring method |
| US5077692A (en) * | 1990-03-05 | 1991-12-31 | Advanced Micro Devices, Inc. | Information storage device with batch select capability |
| JP3325456B2 (ja) * | 1996-05-22 | 2002-09-17 | 株式会社アドバンテスト | メモリリペア方法ならびにそのメモリリペア方法が適用される電子ビームメモリリペア装置およびメモリ冗長回路 |
| US5208775A (en) * | 1990-09-07 | 1993-05-04 | Samsung Electronics Co., Ltd. | Dual-port memory device |
| US5157634A (en) * | 1990-10-23 | 1992-10-20 | International Business Machines Corporation | Dram having extended refresh time |
| US5276834A (en) * | 1990-12-04 | 1994-01-04 | Micron Technology, Inc. | Spare memory arrangement |
| JP2975777B2 (ja) * | 1992-08-28 | 1999-11-10 | 株式会社東芝 | 集積回路 |
| US6020763A (en) * | 1996-04-23 | 2000-02-01 | International Business Machines Corporation | High speed decoder without race condition |
| US5737511A (en) * | 1996-06-13 | 1998-04-07 | United Microelectronics Corporation | Method of reducing chip size by modifying main wordline repair structure |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1986-09-18 EP EP86112889A patent/EP0215485B1/en not_active Expired - Lifetime
Also Published As
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