JPH03148873A - 横型伝導度変調ｍｏｓｆｅｔ - Google Patents
横型伝導度変調ｍｏｓｆｅｔInfo
- Publication number
- JPH03148873A JPH03148873A JP1288101A JP28810189A JPH03148873A JP H03148873 A JPH03148873 A JP H03148873A JP 1288101 A JP1288101 A JP 1288101A JP 28810189 A JP28810189 A JP 28810189A JP H03148873 A JPH03148873 A JP H03148873A
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- Japan
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- layer
- conductivity type
- igbt
- switching element
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔Ｉ！巣上の利用分野〕
本発明は、半導体基板の一面上に両主電極が設けられる
横型伝導度変調ＭＯＳＦＥＴおよびその制御方法に関す
る。 （従来の技術） 伝導度変１１ＭｏｓＦＥｒはｗ１ｓ！ゲート型バ４ボー
ラトランジスタ（ｌａｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉ
ｐｏｌａｒ Ｔｒａｎｓｌｓｔｏｒ）とも呼ばれるので
以下Ｉ ＧＢＴと記す。 １ ＧＢＴは、電圧駆動型のバイポーラ素子として知ら
れ、当初はたて型の素子として開発が進められ、最近に
なり横型のＩ ＧＢＴが開発されるようになった。これ
は、たて型の［ＧＢＴは半導体基板の表面と裏面との間
に電流が流れるのに対し、横型のＩ ＧＢＴは、両生電
極およびゲートが半導体基板の一面側のみを使って形成
されるので、基板への組込みが簡単で、素子のインテリ
ジェント化のために同一基板に組込まれる演算回路との
接続が容易であることによる。横型のＩＧＢＴは、以下
、Ｌａｔａｒａｌ−Ｉ Ｇ Ｂ Ｔを略してし−Ｉ Ｇ
ＢＴと記す。 第２図は従来のｎチャネルＬ−Ｉ ＧＢＴを示し、ｎ−
ベース１の一面に設けられたｐウェル２の表面部にはｎ
ｏソース層３が設けられ、その両層にエミッタ端子Ｅに
接続されるソース電極４が接触している。ソース層３と
ｎ−ベース領域１ｌの間の上には、ゲート酸化膜５を介
して多結晶シリコンゲート電極６が設けられ、ゲート端
子Ｇに接続されている。ｐウェル層２と間隔を置いてｐ
層７が配置されており、ｐ層７にはコレクタ端子Ｃに接
続されるコレクタ電極８が接触している。ｎ−ベース領
域１は耐圧を得るため、高抵抗であり、逆導電型のアノ
ード層７のない、いわゆる電力用ＭＯＳＦＥＴでは、そ
の抵抗がオン抵抗の大きな部分を占める。７ノード層７
を付加すると、第３図の等価回路に示すように、ＭＯＳ
ＦＥＴ２１にダイオード２２を直列に接続した構造とな
り、高抵抗のｎ−ベース領域１は、導電状態では伝導度
変調のため、抵抗値が著しく減少する。こうして、高耐
圧でありながらオン電圧の低い素子を作ることができる
。 〔発明が解決しようとする課題〕 １ ＧＢＴの特長は、上述のように高耐圧でも低いオン
電圧が実現できることであるが、その一方でベース領域
にオン時に共に多く充満している少数、多数キャリアを
、オン状態に移行するためには除いてしまわなければな
らず、そのため、電力用ＭＯＳＦＥＴに比較すると、ど
うしてもスイッチング速度が遅いという問題がある。 これを解決するための一般的手段として、第４図に示す
ようにコレクタ電極８をアノード層７ばかりでなく、低
抵抗のｎ層９を介してベース領域ｌにも直接接続する方
法がある。これは、ｎベース領域１中の多数キャリアで
ある電子をアノード層７以外の部分からコレクタ端子Ｃ
へ流してしまい、コレクタ層７からｎ−ベース領域１へ
の少数キャリアの正孔の再注入、および多数キャリアの
ベース領域１へのとじこめを防止するものである。 第５図はその等価回路を示し、ＭＯＳＦＥＴ２１のドレ
インがダイオード２２を介しないで抵抗２３によリコレ
クタ端子Ｃと短絡している。この抵抗２３は、第４図の
ｎ層９の抵抗およびそれとコレクタ電極８との接触抵抗
からなる。 このような７ノードシッート構造は、第３図の等価回路
をもつＩ ＧＢＴとベース領域の伝導度変調を伴わない
電力用ＭＯＳＦＥＴの中間のような素子である。オンか
らオフへのスイッチング時には、上述のように、アノー
ドシッート部分によりキャリアの除去が円滑に行われる
ため、スイッチング速度が著しく改善される。しかしな
がら、オン状態でもアノードシッートはされているので
、アノード層７からの少数キャリアの注入が制限されて
いる。このためアノードシッートがない状態よりも伝導
度変調の度合が制限され、従ってオン電圧が上がってし
まう、すなわち、スイッチングを速くすることとオン電
圧を低くすることの間にトレードオフ関係が生ずる。こ
のような問題は、各層の導電型が逆でカソードシラー卜
されたｐチャネルのＩＧＢＴにおいても同様に存在する
。 本発明の目的は、このようなトレードオフ関係を解消し
、オン電圧が低く、しかも速くスイッチングできるＬ−
Ｉ ＧＢＴを提供することにある。
横型伝導度変調ＭＯＳＦＥＴおよびその制御方法に関す
る。 （従来の技術） 伝導度変１１ＭｏｓＦＥｒはｗ１ｓ！ゲート型バ４ボー
ラトランジスタ（ｌａｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉ
ｐｏｌａｒ Ｔｒａｎｓｌｓｔｏｒ）とも呼ばれるので
以下Ｉ ＧＢＴと記す。 １ ＧＢＴは、電圧駆動型のバイポーラ素子として知ら
れ、当初はたて型の素子として開発が進められ、最近に
なり横型のＩ ＧＢＴが開発されるようになった。これ
は、たて型の［ＧＢＴは半導体基板の表面と裏面との間
に電流が流れるのに対し、横型のＩ ＧＢＴは、両生電
極およびゲートが半導体基板の一面側のみを使って形成
されるので、基板への組込みが簡単で、素子のインテリ
ジェント化のために同一基板に組込まれる演算回路との
接続が容易であることによる。横型のＩＧＢＴは、以下
、Ｌａｔａｒａｌ−Ｉ Ｇ Ｂ Ｔを略してし−Ｉ Ｇ
ＢＴと記す。 第２図は従来のｎチャネルＬ−Ｉ ＧＢＴを示し、ｎ−
ベース１の一面に設けられたｐウェル２の表面部にはｎ
ｏソース層３が設けられ、その両層にエミッタ端子Ｅに
接続されるソース電極４が接触している。ソース層３と
ｎ−ベース領域１ｌの間の上には、ゲート酸化膜５を介
して多結晶シリコンゲート電極６が設けられ、ゲート端
子Ｇに接続されている。ｐウェル層２と間隔を置いてｐ
層７が配置されており、ｐ層７にはコレクタ端子Ｃに接
続されるコレクタ電極８が接触している。ｎ−ベース領
域１は耐圧を得るため、高抵抗であり、逆導電型のアノ
ード層７のない、いわゆる電力用ＭＯＳＦＥＴでは、そ
の抵抗がオン抵抗の大きな部分を占める。７ノード層７
を付加すると、第３図の等価回路に示すように、ＭＯＳ
ＦＥＴ２１にダイオード２２を直列に接続した構造とな
り、高抵抗のｎ−ベース領域１は、導電状態では伝導度
変調のため、抵抗値が著しく減少する。こうして、高耐
圧でありながらオン電圧の低い素子を作ることができる
。 〔発明が解決しようとする課題〕 １ ＧＢＴの特長は、上述のように高耐圧でも低いオン
電圧が実現できることであるが、その一方でベース領域
にオン時に共に多く充満している少数、多数キャリアを
、オン状態に移行するためには除いてしまわなければな
らず、そのため、電力用ＭＯＳＦＥＴに比較すると、ど
うしてもスイッチング速度が遅いという問題がある。 これを解決するための一般的手段として、第４図に示す
ようにコレクタ電極８をアノード層７ばかりでなく、低
抵抗のｎ層９を介してベース領域ｌにも直接接続する方
法がある。これは、ｎベース領域１中の多数キャリアで
ある電子をアノード層７以外の部分からコレクタ端子Ｃ
へ流してしまい、コレクタ層７からｎ−ベース領域１へ
の少数キャリアの正孔の再注入、および多数キャリアの
ベース領域１へのとじこめを防止するものである。 第５図はその等価回路を示し、ＭＯＳＦＥＴ２１のドレ
インがダイオード２２を介しないで抵抗２３によリコレ
クタ端子Ｃと短絡している。この抵抗２３は、第４図の
ｎ層９の抵抗およびそれとコレクタ電極８との接触抵抗
からなる。 このような７ノードシッート構造は、第３図の等価回路
をもつＩ ＧＢＴとベース領域の伝導度変調を伴わない
電力用ＭＯＳＦＥＴの中間のような素子である。オンか
らオフへのスイッチング時には、上述のように、アノー
ドシッート部分によりキャリアの除去が円滑に行われる
ため、スイッチング速度が著しく改善される。しかしな
がら、オン状態でもアノードシッートはされているので
、アノード層７からの少数キャリアの注入が制限されて
いる。このためアノードシッートがない状態よりも伝導
度変調の度合が制限され、従ってオン電圧が上がってし
まう、すなわち、スイッチングを速くすることとオン電
圧を低くすることの間にトレードオフ関係が生ずる。こ
のような問題は、各層の導電型が逆でカソードシラー卜
されたｐチャネルのＩＧＢＴにおいても同様に存在する
。 本発明の目的は、このようなトレードオフ関係を解消し
、オン電圧が低く、しかも速くスイッチングできるＬ−
Ｉ ＧＢＴを提供することにある。
【！１題を解決するための手段】
上述の目的を達成するために、本発明は、低不純物濃度
の第一導電型の第一領域の表面部に選択的に形成された
第二導電型の第二および第三領域が所定の間隔を介して
位置し、第二領域の表面部に選択的に第一導電型の第ｖ
！１Ｍｊｌｌｉが形成された半導体素体を備え、第四領
域と第一領域の間の第二領域の表面には絶縁膜を介して
ゲート電極が設けられるＬ−Ｔ ＧＢＴにおいて、第一
領域の表面部に選択的に高不純物濃度の第一導電型の第
五領域が形成され、第三領域および第五領域がそれぞれ
スイッチング素子を介して共通端子に接続されたものと
する。 また本発明は、上記のＬ−Ｉ ＧＢＴにおいて、第一領
域の表面部に選択的に高不純物濃度の第一導電型の第五
領域が形成され、第三領域は直接、第五ｓＮ域はスイッ
チング素子を介して共通の端子に接続されたものとする
。 〔作用〕 第三領域が共通端子と接読されていて、第五領域と共通
端子の間に介在させたスイッチング素子を、Ｌ−Ｉ Ｇ
ＢＴのオン状態の時にオフし、逆にオフ状態の時にオン
すれば、素子がオンしている時は、７ノードシッートあ
るいはカッ−ドジ四−トされておらず、十分な伝導度変
−が起きてオン電圧は低い、そしてオフする時は、アノ
ードシッートあるいはカソードシッートがきくのでスイ
ッチング速度を上げることができる。また第三領域と共
通端子の間にも介在させたスイッチング素子を、Ｌ−Ｉ
ＧＢＴのオン状態の時にオンし、逆にオフ状態の時に
オンすれば、オフ状態における第五領域からのキャリア
の再注入がなくなり、さらにスイッチング速度が速くな
る。 〔実施例〕 第１図は本発明の一実施例を示し、第２図、第４図と共
通の部分には同一の符号が付されている。 このＬ−ＩＧＢＴでは、第４図に示したアノードシッー
ト構造と同様に、ｎ−ベース領域１に低抵抗の接触層と
してのｎ層９が設けられているが、このｎ層９には、コ
レクタ電極８は接触せず、別個に短絡電極１０が接触し
ている。そして短絡電極１Ｇとコレクタ端子Ｃの間にゲ
ート端子Ｇｌを有する第一のスイッチング素子３１が、
コレクタ電極８とコレクタ端子Ｃの間にゲート端子Ｇ、
を有する第二のスイッチング素子３２がそれぞれ接続さ
れている。これらの素子３１．３２は、別個の素子を用
いてこのＬ−Ｉ ＧＢＴの半導体基板の外部に付けても
よく、Ｓｏｔ技術を用いてし−Ｉ ＧＢＴの半導体基板
上に作成してもよく、あるいはＬ−ＩＧＢＴの半導体基
板に分離して集積してもよい。 第６図はこの実施例の等価回路を示し、第３図。 第５Ｗ！Ｊと共通の部分には同一の符号が付されている
。この等価回路において、スイッチング素子３１をオフ
にしスイッチング素子３２をオンすれば、第３図の７ノ
ードシッートされない場合に対応し、伝導度変調を増大
させることができる。スイッチング素子３１をオンすれ
ば、第５図の回路に対応するアノードシッート伏態にな
り、スイッチング速度が改善されるが、さらに、その際
スイッチング素子をオフすることにより、アノード層７
からのキャリアの再注入をなくすることができ、スイッ
チング速度を−層速くすることができる。ただし、この
実施例ては、オン状態の時、主電流はスイッチング素子
３２を介して流れるため、この素子での電圧降下はオン
電圧を上昇させる原因となる。第７図に示す実施例は、
スイッチング素子３２を除いたもので、第８図はその等
価回路であり、オフ時にスイッチング素子３１をオンす
ることにより、第４図、第５図とｒ４様なγノードシッ
ート状態となるとスイッチング速度が速まり、オン時に
はスイッチング素子３１をオフすることにより、第２図
。 第３図に示したＬ−Ｉ ＧＢＴと同様の低いオン電圧と
なる。 それぞれ第１図と共通の部分に同一の符号を付した第９
図、第１Ｏ図に示す実施例では、短絡電極ｌＯの接触す
る低抵抗のｎ層９がｐアノード層７をとり囲んでいる。 このようなＬ−Ｉ ＧＢＴに高電圧が印加され、ｎ−ベ
ースリｉＲ１中に空乏層が広がった場合、ｎ層９が空乏
層がアノード層７に達しないよう、空乏層のストッパの
役目を行うものである。第９図に示す実施例では、スイ
ッチング素子３１．３２が備えられ、等価回路は第６回
と同じである。第１０図に示す別の実施例では、スイッ
チング素子３２は除かれ、等価回路は第８図に等しい。 なお、以上の実施例は、導電型を逆にすればｐチャネル
Ｌ−Ｉ ＧＢＴにおける実施例となる。 〔発明の効果〕 本発明によれば、ベース領域の表面部に設けられた異な
る導電型のアノードあるいはカソード領域に接続される
主端子を、ベース領域とスイ、チング素子を介して接続
することにより、オフ状態の時のみスイッチング素子を
オンにして７ノードショートあるいはカッ−ドジコート
させることができ、オン電圧の上昇を招くことなくスイ
ッチング速度を上げることができる。さらに、前記のア
ノードあるいはカソード領域と主端子の間にもスイッチ
ング素子を介在させて、オフ状態の時のみそのスイッチ
ング素子をオフすれば、スイッチング速度をさらに速く
することが可能となる。
の第一導電型の第一領域の表面部に選択的に形成された
第二導電型の第二および第三領域が所定の間隔を介して
位置し、第二領域の表面部に選択的に第一導電型の第ｖ
！１Ｍｊｌｌｉが形成された半導体素体を備え、第四領
域と第一領域の間の第二領域の表面には絶縁膜を介して
ゲート電極が設けられるＬ−Ｔ ＧＢＴにおいて、第一
領域の表面部に選択的に高不純物濃度の第一導電型の第
五領域が形成され、第三領域および第五領域がそれぞれ
スイッチング素子を介して共通端子に接続されたものと
する。 また本発明は、上記のＬ−Ｉ ＧＢＴにおいて、第一領
域の表面部に選択的に高不純物濃度の第一導電型の第五
領域が形成され、第三領域は直接、第五ｓＮ域はスイッ
チング素子を介して共通の端子に接続されたものとする
。 〔作用〕 第三領域が共通端子と接読されていて、第五領域と共通
端子の間に介在させたスイッチング素子を、Ｌ−Ｉ Ｇ
ＢＴのオン状態の時にオフし、逆にオフ状態の時にオン
すれば、素子がオンしている時は、７ノードシッートあ
るいはカッ−ドジ四−トされておらず、十分な伝導度変
−が起きてオン電圧は低い、そしてオフする時は、アノ
ードシッートあるいはカソードシッートがきくのでスイ
ッチング速度を上げることができる。また第三領域と共
通端子の間にも介在させたスイッチング素子を、Ｌ−Ｉ
ＧＢＴのオン状態の時にオンし、逆にオフ状態の時に
オンすれば、オフ状態における第五領域からのキャリア
の再注入がなくなり、さらにスイッチング速度が速くな
る。 〔実施例〕 第１図は本発明の一実施例を示し、第２図、第４図と共
通の部分には同一の符号が付されている。 このＬ−ＩＧＢＴでは、第４図に示したアノードシッー
ト構造と同様に、ｎ−ベース領域１に低抵抗の接触層と
してのｎ層９が設けられているが、このｎ層９には、コ
レクタ電極８は接触せず、別個に短絡電極１０が接触し
ている。そして短絡電極１Ｇとコレクタ端子Ｃの間にゲ
ート端子Ｇｌを有する第一のスイッチング素子３１が、
コレクタ電極８とコレクタ端子Ｃの間にゲート端子Ｇ、
を有する第二のスイッチング素子３２がそれぞれ接続さ
れている。これらの素子３１．３２は、別個の素子を用
いてこのＬ−Ｉ ＧＢＴの半導体基板の外部に付けても
よく、Ｓｏｔ技術を用いてし−Ｉ ＧＢＴの半導体基板
上に作成してもよく、あるいはＬ−ＩＧＢＴの半導体基
板に分離して集積してもよい。 第６図はこの実施例の等価回路を示し、第３図。 第５Ｗ！Ｊと共通の部分には同一の符号が付されている
。この等価回路において、スイッチング素子３１をオフ
にしスイッチング素子３２をオンすれば、第３図の７ノ
ードシッートされない場合に対応し、伝導度変調を増大
させることができる。スイッチング素子３１をオンすれ
ば、第５図の回路に対応するアノードシッート伏態にな
り、スイッチング速度が改善されるが、さらに、その際
スイッチング素子をオフすることにより、アノード層７
からのキャリアの再注入をなくすることができ、スイッ
チング速度を−層速くすることができる。ただし、この
実施例ては、オン状態の時、主電流はスイッチング素子
３２を介して流れるため、この素子での電圧降下はオン
電圧を上昇させる原因となる。第７図に示す実施例は、
スイッチング素子３２を除いたもので、第８図はその等
価回路であり、オフ時にスイッチング素子３１をオンす
ることにより、第４図、第５図とｒ４様なγノードシッ
ート状態となるとスイッチング速度が速まり、オン時に
はスイッチング素子３１をオフすることにより、第２図
。 第３図に示したＬ−Ｉ ＧＢＴと同様の低いオン電圧と
なる。 それぞれ第１図と共通の部分に同一の符号を付した第９
図、第１Ｏ図に示す実施例では、短絡電極ｌＯの接触す
る低抵抗のｎ層９がｐアノード層７をとり囲んでいる。 このようなＬ−Ｉ ＧＢＴに高電圧が印加され、ｎ−ベ
ースリｉＲ１中に空乏層が広がった場合、ｎ層９が空乏
層がアノード層７に達しないよう、空乏層のストッパの
役目を行うものである。第９図に示す実施例では、スイ
ッチング素子３１．３２が備えられ、等価回路は第６回
と同じである。第１０図に示す別の実施例では、スイッ
チング素子３２は除かれ、等価回路は第８図に等しい。 なお、以上の実施例は、導電型を逆にすればｐチャネル
Ｌ−Ｉ ＧＢＴにおける実施例となる。 〔発明の効果〕 本発明によれば、ベース領域の表面部に設けられた異な
る導電型のアノードあるいはカソード領域に接続される
主端子を、ベース領域とスイ、チング素子を介して接続
することにより、オフ状態の時のみスイッチング素子を
オンにして７ノードショートあるいはカッ−ドジコート
させることができ、オン電圧の上昇を招くことなくスイ
ッチング速度を上げることができる。さらに、前記のア
ノードあるいはカソード領域と主端子の間にもスイッチ
ング素子を介在させて、オフ状態の時のみそのスイッチ
ング素子をオフすれば、スイッチング速度をさらに速く
することが可能となる。
第１図は本発明の一実施例のＬ−Ｉ ＧＢＴの要部断面
図、第２図は従来のＬ−ｒ ＧＢＴの要部断面図、第３
図はその等価回路図、第４図は別の従来のＬ−Ｉ ＧＢ
Ｔの要部断面図、第５図はその等価回路図、第６図は第
１図のＬ−Ｉ ＧＢＴの等価回路図、第７図は本発明の
別の実施例のＬ−ＩＧＢＴの要部断面図、第８図はその
等価回路図、第９図、第１０図はそれぞれ本発明のさら
に異なる実施例のＬ−Ｉ ＧＢＴの要部断面図である。 ｌ：ｎ−ベース領域、２ａｐウェル、３：ｎ０ソース層
、４：ソース電極、５：ゲート酸化膜、６：ゲート電極
、アニルアノード層、８：コレク夕電極、９：ｎベース
接触層、１０：短絡電極、３１．３２ニスイツチング素
子。 イ １３１６ ＩＳ１
「１第３図
０ 第５図 ７ ？ トー］ Ｇ 第７１１１ １ か２２ １ 本、 第６図 第８図
図、第２図は従来のＬ−ｒ ＧＢＴの要部断面図、第３
図はその等価回路図、第４図は別の従来のＬ−Ｉ ＧＢ
Ｔの要部断面図、第５図はその等価回路図、第６図は第
１図のＬ−Ｉ ＧＢＴの等価回路図、第７図は本発明の
別の実施例のＬ−ＩＧＢＴの要部断面図、第８図はその
等価回路図、第９図、第１０図はそれぞれ本発明のさら
に異なる実施例のＬ−Ｉ ＧＢＴの要部断面図である。 ｌ：ｎ−ベース領域、２ａｐウェル、３：ｎ０ソース層
、４：ソース電極、５：ゲート酸化膜、６：ゲート電極
、アニルアノード層、８：コレク夕電極、９：ｎベース
接触層、１０：短絡電極、３１．３２ニスイツチング素
子。 イ １３１６ ＩＳ１
「１第３図
０ 第５図 ７ ？ トー］ Ｇ 第７１１１ １ か２２ １ 本、 第６図 第８図
Claims (1)
- 【特許請求の範囲】 １）低不純物濃度の第一導電型の第一領域の表面部に選
択的に形成された第二導電型の第二および第三領域が所
定の間隔を介して位置し、第二領域の表面部に選択的に
第一導電型の第四領域が形成された半導体素体を備え、
第四領域と第一領域の間の第二領域の表面には絶縁膜を
介してゲート電極が設けられるものにおいて、第一領域
の表面部に選択的に高不純物濃度の第一導電型の第五領
域が形成され、第三領域および第五領域がそれぞれスイ
ッチング素子を介して共通端子に接続されたことを特徴
とする横型伝導度変調ＭＯＳＦＥＴ。 ２）低不純物濃度の第一導電型の第一領域の表面部に選
択的に形成された第二導電型の第二および第三領域が所
定の間隔を介して位置し、第二領域の表面部に選択的に
第一導電型の第四領域が形成された半導体素体を備え、
第四領域と第一領域の間の第二領域の表面には絶縁膜を
介してゲート電極が設けられるものにおいて、第一領域
の表面部に選択的に高不純物濃度の第一導電型の第五領
域が形成され、第三領域は直接、第五領域はスイッチン
グ素子を介して共通の端子に接続されたことを特徴とす
る横型伝導度変調ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288101A JP2581233B2 (ja) | 1989-11-06 | 1989-11-06 | 横型伝導度変調ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288101A JP2581233B2 (ja) | 1989-11-06 | 1989-11-06 | 横型伝導度変調ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03148873A true JPH03148873A (ja) | 1991-06-25 |
| JP2581233B2 JP2581233B2 (ja) | 1997-02-12 |
Family
ID=17725808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1288101A Expired - Lifetime JP2581233B2 (ja) | 1989-11-06 | 1989-11-06 | 横型伝導度変調ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581233B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0599221A1 (en) * | 1992-11-20 | 1994-06-01 | Hitachi, Ltd. | IGBT with bipolar transistor |
| EP0649175A1 (de) * | 1993-10-15 | 1995-04-19 | Siemens Aktiengesellschaft | Laterales IGBT-Bauteil mit schaltbarer Anodenstruktur |
| DE102013009985A1 (de) | 2013-06-14 | 2014-12-18 | X-Fab Semiconductor Foundries Ag | IGBT-Leistungstransistor für hohe Spannungen in grabenisolierter SOI-Technologie und Verfahren zu seiner Herstellung |
| CN117438451A (zh) * | 2022-07-12 | 2024-01-23 | 无锡华润上华科技有限公司 | 横向绝缘栅双极晶体管及其制备方法 |
-
1989
- 1989-11-06 JP JP1288101A patent/JP2581233B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0599221A1 (en) * | 1992-11-20 | 1994-06-01 | Hitachi, Ltd. | IGBT with bipolar transistor |
| US5572048A (en) * | 1992-11-20 | 1996-11-05 | Hitachi, Ltd. | Voltage-driven type semiconductor device |
| EP0649175A1 (de) * | 1993-10-15 | 1995-04-19 | Siemens Aktiengesellschaft | Laterales IGBT-Bauteil mit schaltbarer Anodenstruktur |
| DE102013009985A1 (de) | 2013-06-14 | 2014-12-18 | X-Fab Semiconductor Foundries Ag | IGBT-Leistungstransistor für hohe Spannungen in grabenisolierter SOI-Technologie und Verfahren zu seiner Herstellung |
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