JPH0372668A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0372668A JPH0372668A JP2198816A JP19881690A JPH0372668A JP H0372668 A JPH0372668 A JP H0372668A JP 2198816 A JP2198816 A JP 2198816A JP 19881690 A JP19881690 A JP 19881690A JP H0372668 A JPH0372668 A JP H0372668A
- Authority
- JP
- Japan
- Prior art keywords
- type
- layer
- substrate
- concentration
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims description 15
- 241000238557 Decapoda Species 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- 230000005855 radiation Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は新規な構造を持ったＣ−ＭＯ３型半導体装置に
関する。
関する。
従来のＣ−ＭＯ３型半導体装置は第１図に概断面を示す
如く主としてｌｘ １０”／ｃｍ’−１ｘ１０１６／Ｃ
ｒｍ’程度の不純物濃度を持つＮ型基板ｌにイオン打込
みと熱的な拡散により形成した表面濃度が５ＸｌＯ”／
ｃｒｎ’〜ｌＸｌ０”／ｃｒｎ’程度の不純物を含むＰ
ウェル層２をつくり込み、このウェル内にＮチャネル回
路、基板側にＰチャネル回路を作り相互配線を施しＣ−
ＭＯ５型集積回路を形成していた。この場合、基板並び
にＰウェルの濃度（特に表面から離れるにつれて）が低
濃度であるためＣ−ＭＯＳ内の信頼性上の一大欠点であ
るラッチアップ現象を起し、破壊につながる危険性があ
った。又α線等の放射線に対しても低濃度であるが故に
、放射線のエネルギーによって発生した電子、ホール等
のキャリアーが吸収され難く回路の誤動作を引き起すこ
とがあった。
如く主としてｌｘ １０”／ｃｍ’−１ｘ１０１６／Ｃ
ｒｍ’程度の不純物濃度を持つＮ型基板ｌにイオン打込
みと熱的な拡散により形成した表面濃度が５ＸｌＯ”／
ｃｒｎ’〜ｌＸｌ０”／ｃｒｎ’程度の不純物を含むＰ
ウェル層２をつくり込み、このウェル内にＮチャネル回
路、基板側にＰチャネル回路を作り相互配線を施しＣ−
ＭＯ５型集積回路を形成していた。この場合、基板並び
にＰウェルの濃度（特に表面から離れるにつれて）が低
濃度であるためＣ−ＭＯＳ内の信頼性上の一大欠点であ
るラッチアップ現象を起し、破壊につながる危険性があ
った。又α線等の放射線に対しても低濃度であるが故に
、放射線のエネルギーによって発生した電子、ホール等
のキャリアーが吸収され難く回路の誤動作を引き起すこ
とがあった。
本発明はかかる欠点を除去したものでその目的は前記従
来方式によるＣ−ＭＯ３型半導体装置が持っている欠点
である。耐ラツチアツプ並びに耐放射線性能を向上せし
めたところにある。以下実施例に基づいて本発明を説明
する。第２図に本発明の構成の一例を示す概断面を示し
た。１ｘｌＯ”／ｃｒｄのＰ型不純物を含むＰ型Ｓｉ単
結晶基板１に選択拡散により５Ｘ１０”／ｃｒ＆の表面
濃度にＮ型不純物を導入し、この基板上に約８μｍのエ
ピタキシャル層を形成した。エビ層は約５×１０ ”／
ｃ ｒｒ？という低濃度の不純物を含むＮ型単結晶層
３である。このエビ層のＮ“埋込層２のある上部にＮ型
不純物、残りの部分にｐ型不純物をイオン打込みにより
導入し熱的な押し込め拡散によってエビ層上のＰＮＮタ
ウエル表面濃度を約１ｘｌＯ”／ｃｔｒｌ’とした、Ｐ
型が４、Ｎ型が５である。第２図では説明上便利なため
に基板側からの不純物が移動しないように配したが実際
にはエビ成長中並びにウェル形成中の熱エネルギーによ
って４．５のウェルの下部は同タイプの高濃度層と接続
した形となるのである。さてこの様にして用意された基
板にＬｏｅｏｓ、５ｉＧａｔｅ方式により３μｍチャネ
ル長のマスクルールでＣ−ＭＯ３型ＩＣを作り込み従来
方式によるものと同一回路により比較した。この結果耐
ラツチアツプ特性で３倍ａ線耐力で１０倍強の耐力を持
つことがわかった。
来方式によるＣ−ＭＯ３型半導体装置が持っている欠点
である。耐ラツチアツプ並びに耐放射線性能を向上せし
めたところにある。以下実施例に基づいて本発明を説明
する。第２図に本発明の構成の一例を示す概断面を示し
た。１ｘｌＯ”／ｃｒｄのＰ型不純物を含むＰ型Ｓｉ単
結晶基板１に選択拡散により５Ｘ１０”／ｃｒ＆の表面
濃度にＮ型不純物を導入し、この基板上に約８μｍのエ
ピタキシャル層を形成した。エビ層は約５×１０ ”／
ｃ ｒｒ？という低濃度の不純物を含むＮ型単結晶層
３である。このエビ層のＮ“埋込層２のある上部にＮ型
不純物、残りの部分にｐ型不純物をイオン打込みにより
導入し熱的な押し込め拡散によってエビ層上のＰＮＮタ
ウエル表面濃度を約１ｘｌＯ”／ｃｔｒｌ’とした、Ｐ
型が４、Ｎ型が５である。第２図では説明上便利なため
に基板側からの不純物が移動しないように配したが実際
にはエビ成長中並びにウェル形成中の熱エネルギーによ
って４．５のウェルの下部は同タイプの高濃度層と接続
した形となるのである。さてこの様にして用意された基
板にＬｏｅｏｓ、５ｉＧａｔｅ方式により３μｍチャネ
ル長のマスクルールでＣ−ＭＯ３型ＩＣを作り込み従来
方式によるものと同一回路により比較した。この結果耐
ラツチアツプ特性で３倍ａ線耐力で１０倍強の耐力を持
つことがわかった。
本発明は以上の通り従来型Ｃ−ＭＯ３の持つ欠点である
耐ラツチアツプ性並びに耐放射線性を搦段に向上せしめ
たすぐれた効果を持っＣ−ＭＯＳ半導体装置を提供する
ものである。なお、実施例においては、厚基板をＰ型と
しエビ層上にもショートチャネルに強い構造としてＰＮ
Ｎタウエル方式採用したが、これらは厚基板をＮ型、エ
ビ層上も片方ウェル方式も可能である。また厚基板を低
濃度基板としこの中にＰ’、Ｎ”の埋込み拡散を施して
後エビ成長させることも出来る。いずれにしろ、ラッチ
アップ性能、放射線耐力を顕著に向上せしめるためには
ウェル下の濃度は１×ｌＯ”／ｃｒｒ？以上であること
が望ましい。又ウェル層内に作り込む拡散層の深さ等か
ら計算して２μｍ以上は必要である。さらに実施例では
エビ層による構成を示したが、高濃度、高強度イオン打
込みにより埋込み高濃度層を形成することも近い将来可
能になるものと思われる。
耐ラツチアツプ性並びに耐放射線性を搦段に向上せしめ
たすぐれた効果を持っＣ−ＭＯＳ半導体装置を提供する
ものである。なお、実施例においては、厚基板をＰ型と
しエビ層上にもショートチャネルに強い構造としてＰＮ
Ｎタウエル方式採用したが、これらは厚基板をＮ型、エ
ビ層上も片方ウェル方式も可能である。また厚基板を低
濃度基板としこの中にＰ’、Ｎ”の埋込み拡散を施して
後エビ成長させることも出来る。いずれにしろ、ラッチ
アップ性能、放射線耐力を顕著に向上せしめるためには
ウェル下の濃度は１×ｌＯ”／ｃｒｒ？以上であること
が望ましい。又ウェル層内に作り込む拡散層の深さ等か
ら計算して２μｍ以上は必要である。さらに実施例では
エビ層による構成を示したが、高濃度、高強度イオン打
込みにより埋込み高濃度層を形成することも近い将来可
能になるものと思われる。
第１図は従来のＣ−ＭＯ５を作るための基板構成を示す
概断面図。第２図は本発明の詳細な説明するためにその
構成の概要を示した概断面図である。第２図中１は高濃
度基板、２はｌと反対導電型の高濃度拡散埋込層、３は
エビ層、４．５はエビ層内に形成したＰＮＮツクイブウ
ェル層である。 以上
概断面図。第２図は本発明の詳細な説明するためにその
構成の概要を示した概断面図である。第２図中１は高濃
度基板、２はｌと反対導電型の高濃度拡散埋込層、３は
エビ層、４．５はエビ層内に形成したＰＮＮツクイブウ
ェル層である。 以上
Claims (1)
- 半導体基板の１主面に形成されたエピタキシャル層にＰ
型ウェルとＮ型ウェルとが実質的に隣接して設けられ、
該ウェルに集積回路を配設したことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198816A JPH0372668A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198816A JPH0372668A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56070940A Division JPS57186353A (en) | 1981-05-12 | 1981-05-12 | Complementary metal oxide semiconductor type semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0372668A true JPH0372668A (ja) | 1991-03-27 |
Family
ID=16397392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2198816A Pending JPH0372668A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0372668A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5320876A (en) * | 1976-08-11 | 1978-02-25 | Seiko Instr & Electronics Ltd | Semiconductor device and its production |
| JPS5323577A (en) * | 1976-08-18 | 1978-03-04 | Hitachi Ltd | Complementary type insulated gate effect transistor |
| JPS5478673A (en) * | 1977-12-05 | 1979-06-22 | Nec Corp | Manufacture of complementary insulator gate field effect transistor |
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
| JPS55148465A (en) * | 1979-05-09 | 1980-11-19 | Nec Corp | Manufacture of complementary mos integrated circuit device |
-
1990
- 1990-07-26 JP JP2198816A patent/JPH0372668A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5320876A (en) * | 1976-08-11 | 1978-02-25 | Seiko Instr & Electronics Ltd | Semiconductor device and its production |
| JPS5323577A (en) * | 1976-08-18 | 1978-03-04 | Hitachi Ltd | Complementary type insulated gate effect transistor |
| JPS5478673A (en) * | 1977-12-05 | 1979-06-22 | Nec Corp | Manufacture of complementary insulator gate field effect transistor |
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
| JPS55148465A (en) * | 1979-05-09 | 1980-11-19 | Nec Corp | Manufacture of complementary mos integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4795716A (en) | Method of making a power IC structure with enhancement and/or CMOS logic | |
| US7214989B2 (en) | Semiconductor device and semiconductor integrated circuit device | |
| US4458262A (en) | CMOS Device with ion-implanted channel-stop region and fabrication method therefor | |
| JPH01123458A (ja) | 相補型バイポーラと相補型ｍｏｓとを組合せた手段およびその製造方法 | |
| JPS627701B2 (ja) | ||
| EP0066429A2 (en) | Semiconductor memory | |
| US5212109A (en) | Method for forming PN junction isolation regions by forming buried regions of doped polycrystalline or amorphous semiconductor | |
| JPS61285750A (ja) | 半導体装置 | |
| JPS62102555A (ja) | 半導体装置 | |
| US4097888A (en) | High density collector-up structure | |
| JPH0371673A (ja) | 縦型ｍｏｓｆｅｔ | |
| US6583486B2 (en) | Semiconductor memory device and its method of manufacture | |
| JPS61164265A (ja) | Ｍｉｓ型半導体集積回路装置 | |
| JPS59220946A (ja) | 集積回路装置 | |
| JP3076248B2 (ja) | 半導体記憶回路 | |
| JPH03110864A (ja) | 半導体記憶装置とその製造方法 | |
| JPS593963A (ja) | 半導体集積回路 | |
| JPH0677423A (ja) | 半導体装置及びその製造方法 | |
| JPH01164062A (ja) | 半導体装置の製造方法 | |
| JPS63200560A (ja) | Ｃｍｏｓ型半導体装置 | |
| JPS6050954A (ja) | 耐放射線半導体素子 | |
| JP2680846B2 (ja) | 半導体記憶装置 | |
| JPS61283170A (ja) | Ｍｏｓ集積回路装置 | |
| JPH0786388A (ja) | 半導体装置及びその製造方法 | |
| JPS5787160A (en) | Complementary semiconductor device |