JPH01123458A - 相補型バイポーラと相補型ｍｏｓとを組合せた手段およびその製造方法 - Google Patents
相補型バイポーラと相補型ｍｏｓとを組合せた手段およびその製造方法Info
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- JPH01123458A JPH01123458A JP63250019A JP25001988A JPH01123458A JP H01123458 A JPH01123458 A JP H01123458A JP 63250019 A JP63250019 A JP 63250019A JP 25001988 A JP25001988 A JP 25001988A JP H01123458 A JPH01123458 A JP H01123458A
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-
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-
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-
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- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/009—Bi-MOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、一般に、半導体装置に関し、更に詳細には、
相補型（ｃｏｍｐｌｅｍｅｎｔａｒｙ）バイポーラ装置
と相補型ＭＯＳ装置とを集積回路に組合わせる改良され
た手段と方法とに関する。ここに使用するｒＣＢＩ Ｃ
ＭＯＳＪの語は相補型バイポーラ・相補型ＭＯＳ集積装
置を指すものとする。
相補型（ｃｏｍｐｌｅｍｅｎｔａｒｙ）バイポーラ装置
と相補型ＭＯＳ装置とを集積回路に組合わせる改良され
た手段と方法とに関する。ここに使用するｒＣＢＩ Ｃ
ＭＯＳＪの語は相補型バイポーラ・相補型ＭＯＳ集積装
置を指すものとする。
［従来の技術］
ＭＯＳ装置（ＭＯ５ＦＥＴＳ）とバイポーラ装置との特
性は望ましいが、異なっている。ウェーハ、マスク、お
よびＭＯＳ装置およびバイポーラ装置を形成するプロセ
ス−シーケンスは、一般に、異なっている。同じ半導体
ウェーハ上に相補型ＭＯＳ装置（ＣＭＯＳ）を形成する
プロセスと構造とは当業者には周知である。また、ＢＩ
ＭＯＳ装置、すなわちＣＭＯＳ装置とＮＰＮバイポーラ
装置とを同じウェーハ上に形成するプロセスおよび構造
も既知である。相補型（ＮＰＮとＰＮＰ）バイポーラ装
置を同じウェーハ上に形成する他のブロセスおよび構造
も既知である。しかしながら、相補型ＭＯＳ装置と相補
型バイポーラ装置と（ＣＢ Ｉ ＣＭＯＳ）を同じウェ
ーハ上に形成する満足なプロセスおよび構造は従来技術
では利用することができなかった。ＣＢＩＣＭＯＳ装置
を同じつ工−ハ上に空間経済的に且つ一貫したプロセス
で形成することは特に困難である。
性は望ましいが、異なっている。ウェーハ、マスク、お
よびＭＯＳ装置およびバイポーラ装置を形成するプロセ
ス−シーケンスは、一般に、異なっている。同じ半導体
ウェーハ上に相補型ＭＯＳ装置（ＣＭＯＳ）を形成する
プロセスと構造とは当業者には周知である。また、ＢＩ
ＭＯＳ装置、すなわちＣＭＯＳ装置とＮＰＮバイポーラ
装置とを同じウェーハ上に形成するプロセスおよび構造
も既知である。相補型（ＮＰＮとＰＮＰ）バイポーラ装
置を同じウェーハ上に形成する他のブロセスおよび構造
も既知である。しかしながら、相補型ＭＯＳ装置と相補
型バイポーラ装置と（ＣＢ Ｉ ＣＭＯＳ）を同じウェ
ーハ上に形成する満足なプロセスおよび構造は従来技術
では利用することができなかった。ＣＢＩＣＭＯＳ装置
を同じつ工−ハ上に空間経済的に且つ一貫したプロセス
で形成することは特に困難である。
［発明が解決しようとする課題］
集積ＣＢＩＣＭＯＳ装置の必要性が依然として存在して
いる。このような装置は高速、低電力の複雑な集積回路
を実現することができるという大きな利益があるからで
ある。
いる。このような装置は高速、低電力の複雑な集積回路
を実現することができるという大きな利益があるからで
ある。
したがって、本発明の目的は相補型バイポーラ装置と相
補型ＭＯＳ装置とを共通基板に空間経済的に組合せる改
善された手段と方法とを提供することである。
補型ＭＯＳ装置とを共通基板に空間経済的に組合せる改
善された手段と方法とを提供することである。
本発明の他の目的はＣＢＩＣＭＯＳ装置を共通基板上に
普通のマスク０ステツプおよびプロセス・ステップのシ
ーケンスにより形成する改善された手段および方法を提
供することである。
普通のマスク０ステツプおよびプロセス・ステップのシ
ーケンスにより形成する改善された手段および方法を提
供することである。
本発りの更に他の目的はＣＢＩＣＭＯＳ装置を共通基板
上に形成し、Ｎ型およびＰ型の装置を横方向に分離され
るが単一の導体層により容易に相互接続可能なように配
置する改良された手段と方法とを提供することである。
上に形成し、Ｎ型およびＰ型の装置を横方向に分離され
るが単一の導体層により容易に相互接続可能なように配
置する改良された手段と方法とを提供することである。
［課題を解決するための手段および作用〕前述の、およ
び他の目的および利点は本発明の方法と構造とにより提
供される。横方向に分離された第１および第２の半導体
領域を備えた基板と、第１の領域内に第１型のソース、
ドレイン、およびチャンネルを有する第１のＭＯＳトラ
ンジスタと、第１の領域内に第１型のベース並びに反対
の第２型のエミッタおよびコレクタを有する第１のバイ
ポーラ・トランジスタと、第２の領域内に第２型のソー
ス、ドレイン、およびチャンネルを有する第２のＭＯＳ
トランジスタと、第２の領域内に第２型のベース並びに
第１型のエミッタおよびコレクタを有する第２のバイポ
ーラ・トランジスタとを具備するＣＢＩＣＭＯＳ装置が
提供される。
び他の目的および利点は本発明の方法と構造とにより提
供される。横方向に分離された第１および第２の半導体
領域を備えた基板と、第１の領域内に第１型のソース、
ドレイン、およびチャンネルを有する第１のＭＯＳトラ
ンジスタと、第１の領域内に第１型のベース並びに反対
の第２型のエミッタおよびコレクタを有する第１のバイ
ポーラ・トランジスタと、第２の領域内に第２型のソー
ス、ドレイン、およびチャンネルを有する第２のＭＯＳ
トランジスタと、第２の領域内に第２型のベース並びに
第１型のエミッタおよびコレクタを有する第２のバイポ
ーラ・トランジスタとを具備するＣＢＩＣＭＯＳ装置が
提供される。
各領域内のＭＯＳトランジスタのソースは望ましくも同
じ領域内のコレクタ接点に短絡されており、各ＭＯＳト
ランジスタのドレインは望ましくも同じ領域内のバイポ
ーラ◆トランジスタのベースと結合され、あるいは組合
わされている。第１の導体が望ましくも第１および第２
のＭＯＳトランジスタのゲートを共に結合するのに使用
されており、第２の導体が第１および第２′のバイポー
ラ・トランジスタのエミッタを相互に接続しており、第
３の導体が第１領域内の複合（組合せ、 ｍｅｒｇｅｄ
）ベース・ドレインを第２領域内の複合ベース・ドレイ
ンと共に結合している。第１の導体は望ましくも入力を
形成し、第３の導体は望ましくも出力を構成している。
じ領域内のコレクタ接点に短絡されており、各ＭＯＳト
ランジスタのドレインは望ましくも同じ領域内のバイポ
ーラ◆トランジスタのベースと結合され、あるいは組合
わされている。第１の導体が望ましくも第１および第２
のＭＯＳトランジスタのゲートを共に結合するのに使用
されており、第２の導体が第１および第２′のバイポー
ラ・トランジスタのエミッタを相互に接続しており、第
３の導体が第１領域内の複合（組合せ、 ｍｅｒｇｅｄ
）ベース・ドレインを第２領域内の複合ベース・ドレイ
ンと共に結合している。第１の導体は望ましくも入力を
形成し、第３の導体は望ましくも出力を構成している。
一つの領域に並列ＭＯＳ入力装置（たとえば、Ｐチャン
ネル）を、他の領域に直列ＭＯＳ入力装置（たとえば、
Ｎチャンネル）を設けることにより、多重入力、たとえ
ば２人力ＮＯＲゲートが得られ、またこの多重入力では
、たとえば、各Ｎチャンネル装置のゲートは対応するＰ
チャンネル装置のゲートに接続され、このような各Ｎ−
Ｐ対が入力を形成している。
ネル）を、他の領域に直列ＭＯＳ入力装置（たとえば、
Ｎチャンネル）を設けることにより、多重入力、たとえ
ば２人力ＮＯＲゲートが得られ、またこの多重入力では
、たとえば、各Ｎチャンネル装置のゲートは対応するＰ
チャンネル装置のゲートに接続され、このような各Ｎ−
Ｐ対が入力を形成している。
上述Ω構造およびその他は、分離手段、たとえば、横方
向誘電体分離壁により分離された第１および第２の半導
体領域を有する基板を設ける。ことにより形成される。
向誘電体分離壁により分離された第１および第２の半導
体領域を有する基板を設ける。ことにより形成される。
第１および第２の半導体領域は真性（Ｉｎｔｒｌｎ・５
Ｌｃ）あるいはわずかにドープされた第１導電型のもの
で、半導体表面まで延びており、第１の領域は表面から
分離された第１導電型の更に多量にドープされた第１の
部分を有し、第２の領域は表面から分離された、反対の
第２の導電型の更に多量にドープされた第１の部分を有
している。いずれかの順序で（１）第２の領域に表面ま
で延びる第２型の第２の部分を形成し、（ｉｉ）第１の
領域に、第１の領域の第１の部分と接触し且つ表面まで
延びると共に第１の領域の一部により隔てられる第２お
よび第３の部分を、第２の領域に、第２の領域の第１の
部分と接触し且つ表面まで延びる第１型の第３の部分を
設ける。第１および第２の領域が真性であれば、第１の
領域の第２および第３の部分と第２の領域の第３の部分
とはドーピングにより設けられ、第１および第２の領域
が第１型であれば、第１の領域の第２および第３の部分
と第２の領域の第３の部分とは、それぞれ、第１および
第２の領域の部分である。第１および第２の両領域に表
面まで延びる第２型の第４および第５の隔離された部分
を形成し、各領域の第５の部分を各領域の第３の部分の
一部により各領域の第１の部分から分離する。第１およ
び第２の両領域に表面まで延びる第１型の第６および第
７の隔離された部分を形成し、第１の領域では第６およ
び第７の部分が第１の領域の部分に入り込んで第１の領
域の第２および第３の部分を分離しており、第２の領域
では第６および第７の部分が第２の領域の第２の部分に
入り込んでいる。表面上または表面の上方に第１の領域
の第５の部分と第２の領域の第７の部分とを相互接続す
る第１の導体を設け、第２の領域の第５の部分と第１の
領域の第７の部分とを相互接続する第２の導体を設ける
。
Ｌｃ）あるいはわずかにドープされた第１導電型のもの
で、半導体表面まで延びており、第１の領域は表面から
分離された第１導電型の更に多量にドープされた第１の
部分を有し、第２の領域は表面から分離された、反対の
第２の導電型の更に多量にドープされた第１の部分を有
している。いずれかの順序で（１）第２の領域に表面ま
で延びる第２型の第２の部分を形成し、（ｉｉ）第１の
領域に、第１の領域の第１の部分と接触し且つ表面まで
延びると共に第１の領域の一部により隔てられる第２お
よび第３の部分を、第２の領域に、第２の領域の第１の
部分と接触し且つ表面まで延びる第１型の第３の部分を
設ける。第１および第２の領域が真性であれば、第１の
領域の第２および第３の部分と第２の領域の第３の部分
とはドーピングにより設けられ、第１および第２の領域
が第１型であれば、第１の領域の第２および第３の部分
と第２の領域の第３の部分とは、それぞれ、第１および
第２の領域の部分である。第１および第２の両領域に表
面まで延びる第２型の第４および第５の隔離された部分
を形成し、各領域の第５の部分を各領域の第３の部分の
一部により各領域の第１の部分から分離する。第１およ
び第２の両領域に表面まで延びる第１型の第６および第
７の隔離された部分を形成し、第１の領域では第６およ
び第７の部分が第１の領域の部分に入り込んで第１の領
域の第２および第３の部分を分離しており、第２の領域
では第６および第７の部分が第２の領域の第２の部分に
入り込んでいる。表面上または表面の上方に第１の領域
の第５の部分と第２の領域の第７の部分とを相互接続す
る第１の導体を設け、第２の領域の第５の部分と第１の
領域の第７の部分とを相互接続する第２の導体を設ける
。
分離手段は基板の第１と第２の領域の間に溝をエツチン
グし、この溝に基板の第１および第２の領域を電気的に
分離する材料を詰めることにより便利に設けられるが、
他の分離手段も利用することができる。
グし、この溝に基板の第１および第２の領域を電気的に
分離する材料を詰めることにより便利に設けられるが、
他の分離手段も利用することができる。
好ましい実施例においては、第１の領域の第２および第
３の部分と第２の領域の第３の部分とは第１および第２
の領域を最初に真性材料で形成するようにドープするか
あるいは第１および第２の領域の部分としてこれら領域
を最初第１型の軽くドープした材料で形成するようにす
るかして同時に形成される。第１および第２の両領域の
第４および第５の両部分を同時に形成することが更に望
ましい。加えて、第１および第２の両領域の第６および
第７の両部分を同時に形成することが望ましい。分離壁
は第２の部分を形成する前に設けることが望ましい。
３の部分と第２の領域の第３の部分とは第１および第２
の領域を最初に真性材料で形成するようにドープするか
あるいは第１および第２の領域の部分としてこれら領域
を最初第１型の軽くドープした材料で形成するようにす
るかして同時に形成される。第１および第２の両領域の
第４および第５の両部分を同時に形成することが更に望
ましい。加えて、第１および第２の両領域の第６および
第７の両部分を同時に形成することが望ましい。分離壁
は第２の部分を形成する前に設けることが望ましい。
本発明はその別の利点と共に付図に関連して行う以下の
説明により更に完全に理解することができる。
説明により更に完全に理解することができる。
［実施例］
本発明のＣＢＩＣＭＯＳ構造とプロセスとを特定の導電
型の装置領域について説明する。ただし、これらは単に
説明の目的であって限定しようとするつもりはない。当
業者は、たとえば、反対型の装置や回路を、各図および
説明においてＰをＮに変え、またはその逆により構成す
ることができることを理解するであろう。・当業者はま
たＰおよびＮの特定の組合わせを示しであるが、ここに
掲げる教示に基いてＣＢＩＣＭＯＳ回路を実現する目的
と矛盾せずにＰおよびＮの別の組合せを設けることもで
きることを理解するであろう。
型の装置領域について説明する。ただし、これらは単に
説明の目的であって限定しようとするつもりはない。当
業者は、たとえば、反対型の装置や回路を、各図および
説明においてＰをＮに変え、またはその逆により構成す
ることができることを理解するであろう。・当業者はま
たＰおよびＮの特定の組合わせを示しであるが、ここに
掲げる教示に基いてＣＢＩＣＭＯＳ回路を実現する目的
と矛盾せずにＰおよびＮの別の組合せを設けることもで
きることを理解するであろう。
第１Ａ図〜第１Ｂ図は、それぞれ、単一人力ＣＢＩＣＭ
ＯＳ構成（回路２０）と、二重（ｄｕａｌ）入力ＣＢＩ
ＣＭＯＳ構成（回路２０′）との電気回路の概要図を示
している。第１Ａ図の回路２０は入力３０、Ｐチャンネ
ルＭＯＳＦＥＴ２２、ＮチャンネルＭＯＳＦＥＴ２４、
ＮＰＮバイポーラ・トランジスタ２６、ＰＮＰバイポー
ラＯトランジスタ２８、出力３２、電源レール３４、お
よび接地レール３６を備えている。破線の輪郭４２．４
４は回路２０の構成要素が二つの分離された半導体領域
に組分けされている仕方を示している。分離された半導
体領域４２．４４に組分けすることにより、狭い間隔で
配置された集積回路間の、ラッチアップその他の故障を
引起す相互作用を防止している。
ＯＳ構成（回路２０）と、二重（ｄｕａｌ）入力ＣＢＩ
ＣＭＯＳ構成（回路２０′）との電気回路の概要図を示
している。第１Ａ図の回路２０は入力３０、Ｐチャンネ
ルＭＯＳＦＥＴ２２、ＮチャンネルＭＯＳＦＥＴ２４、
ＮＰＮバイポーラ・トランジスタ２６、ＰＮＰバイポー
ラＯトランジスタ２８、出力３２、電源レール３４、お
よび接地レール３６を備えている。破線の輪郭４２．４
４は回路２０の構成要素が二つの分離された半導体領域
に組分けされている仕方を示している。分離された半導
体領域４２．４４に組分けすることにより、狭い間隔で
配置された集積回路間の、ラッチアップその他の故障を
引起す相互作用を防止している。
第１Ｂ図の回路２０′は第１Ａ図の回路２０と同様であ
るが、二重入力として構成されている。同じ構成要素に
は同じ識別番号を付しである。回路２０′ はトランジ
スタ２２と並列に別のＰチャンネル・トランジスタ２２
′ と、トランジスタ２４と直列に別のＮチャンネル・
トランジスタ２４′ とを備えている。Ｐチャンネル装
置およびＮチャンネル装置のゲートは互いに対を成して
結合されており、第１のＰ−Ｎ対（たとえば、２２．２
４）のゲートは入力３０を形成し、第２のＰ−Ｎ対（た
とえば、２２′。
るが、二重入力として構成されている。同じ構成要素に
は同じ識別番号を付しである。回路２０′ はトランジ
スタ２２と並列に別のＰチャンネル・トランジスタ２２
′ と、トランジスタ２４と直列に別のＮチャンネル・
トランジスタ２４′ とを備えている。Ｐチャンネル装
置およびＮチャンネル装置のゲートは互いに対を成して
結合されており、第１のＰ−Ｎ対（たとえば、２２．２
４）のゲートは入力３０を形成し、第２のＰ−Ｎ対（た
とえば、２２′。
２４′）のゲートは入力３０′を形成している。破線輪
郭４２’ 、 ４４’ は回路２０’の構成要素が分離
された半導体領域内で組分けされている仕方を示してい
る。両回路においてＮチャンネルＭＯＳＦＥＴ（単数ま
たは複数）はＰＮＰ装置と共に組を作り、Ｐチャンネル
ＭＯＳＦＥＴ（単数または複数）はＮＰＮ装置と共に組
を作っている。第１Ｂ図の回路は２人力ＮＯＲゲートを
作っている。当業者はここに掲げる教示に基いて２人力
ＮＯＲゲートは単に見本を示す目的であって２人力以上
のゲートおよび２人力以上の他の論理機能をも実現でき
ることを理解するであろう。
郭４２’ 、 ４４’ は回路２０’の構成要素が分離
された半導体領域内で組分けされている仕方を示してい
る。両回路においてＮチャンネルＭＯＳＦＥＴ（単数ま
たは複数）はＰＮＰ装置と共に組を作り、Ｐチャンネル
ＭＯＳＦＥＴ（単数または複数）はＮＰＮ装置と共に組
を作っている。第１Ｂ図の回路は２人力ＮＯＲゲートを
作っている。当業者はここに掲げる教示に基いて２人力
ＮＯＲゲートは単に見本を示す目的であって２人力以上
のゲートおよび２人力以上の他の論理機能をも実現でき
ることを理解するであろう。
第２図は本発明による半導体ウェー７１またはチップの
一部の簡略断面図であり、第１Ａ図の回路２０を実現す
るのに各種装置領域が如何に設けられているかを示して
いる。たとえば、Ｐ−シリコンまたは他の半導体の基板
４０は横方向分離壁７０〜７２により囲まれ且つ分離さ
れている第１の領域４２と第２の領域４４とを備えてい
る。分離壁７０〜７２は領域４２と４４とを基板４０の
残りの部分から横方向に電気的に分離している。基板４
０は単結晶ウェーハであることが便利であるが、これは
不可欠なことではない。領域４２および４４が充分結晶
性で能動装置（ａｃｔｉｖｅ ｄｅｖｉｃｅ ）をそこ
に構成できるだけでよく、基板４０の残りの部分はどん
な材料でもよい。
一部の簡略断面図であり、第１Ａ図の回路２０を実現す
るのに各種装置領域が如何に設けられているかを示して
いる。たとえば、Ｐ−シリコンまたは他の半導体の基板
４０は横方向分離壁７０〜７２により囲まれ且つ分離さ
れている第１の領域４２と第２の領域４４とを備えてい
る。分離壁７０〜７２は領域４２と４４とを基板４０の
残りの部分から横方向に電気的に分離している。基板４
０は単結晶ウェーハであることが便利であるが、これは
不可欠なことではない。領域４２および４４が充分結晶
性で能動装置（ａｃｔｉｖｅ ｄｅｖｉｃｅ ）をそこ
に構成できるだけでよく、基板４０の残りの部分はどん
な材料でもよい。
分離壁すなわち手段７０〜７２は誘電体にするのが便利
である。が、これは不可欠なことではなく、ここで使用
する「分離壁」または「分離手段」の語は、領域４２．
４４ （およびそれに含まれる装置領域）を互いに且つ
基板４０の中あるいは上で横方向に外側の領域４２．４
４に非常に近接する他のじゃまな装置領域から横方向に
分離する、空隙および接合部を含む、如何なる分離手段
をも含むものとする。
である。が、これは不可欠なことではなく、ここで使用
する「分離壁」または「分離手段」の語は、領域４２．
４４ （およびそれに含まれる装置領域）を互いに且つ
基板４０の中あるいは上で横方向に外側の領域４２．４
４に非常に近接する他のじゃまな装置領域から横方向に
分離する、空隙および接合部を含む、如何なる分離手段
をも含むものとする。
領域４２で、Ｐ−基板４０は内部に装置表面から隔てら
れているＮ＋領域４７を備えている。Ｎ＋領域４７は、
領域６４（エミッタ） 、５Ｂ （ベース）、および５
２（コレクタ）から形成されるＮＰＮ トランジスタ２
Ｂに対する埋込みコレクタ接触（ｃｏｎｔａｃｔ ）と
して働く。埋込み層４７の上方の装置領域４２の部分は
、実質上真性（π）の領域４９で随意に分離されている
Ｎ−領域５１．５２から構成されている。
れているＮ＋領域４７を備えている。Ｎ＋領域４７は、
領域６４（エミッタ） 、５Ｂ （ベース）、および５
２（コレクタ）から形成されるＮＰＮ トランジスタ２
Ｂに対する埋込みコレクタ接触（ｃｏｎｔａｃｔ ）と
して働く。埋込み層４７の上方の装置領域４２の部分は
、実質上真性（π）の領域４９で随意に分離されている
Ｎ−領域５１．５２から構成されている。
Ｎ−領域５１．５２は交差することができる。Ｐ領域５
４、５８はπ領域４９とＮ−領域５１．５２に入り込ん
で設けられている。Ｐ領域５４．５８はそれぞれ第１Ａ
図のＰチャンネル装置２２のソースとドレインとを形成
している。ＰチャンネルはＰ領域５４．５６の間でゲー
ト７６′の下に形成されている。Ｐチャンネルは、π領
域４９の中かπ領域４９が抜けている組合せＮ−領域５
１．５２の中に、あるいは両方に一部分づつ配設するこ
とができる。Ｐ領域５ＢはＮＰＮトランジスタ２６のベ
ースとしても働く。Ｎ＋領域６４゜６５は領域４２の中
に図示のように設けられている。
４、５８はπ領域４９とＮ−領域５１．５２に入り込ん
で設けられている。Ｐ領域５４．５８はそれぞれ第１Ａ
図のＰチャンネル装置２２のソースとドレインとを形成
している。ＰチャンネルはＰ領域５４．５６の間でゲー
ト７６′の下に形成されている。Ｐチャンネルは、π領
域４９の中かπ領域４９が抜けている組合せＮ−領域５
１．５２の中に、あるいは両方に一部分づつ配設するこ
とができる。Ｐ領域５ＢはＮＰＮトランジスタ２６のベ
ースとしても働く。Ｎ＋領域６４゜６５は領域４２の中
に図示のように設けられている。
Ｎ＋領域６４はＮＰＮトランジスタ２６のエミッタとし
て働き、Ｎ＋領域４７はトランジスタ２６のコレクタ５
２のコレクタ接触として働く。コレクタ領域５２は埋込
み層４７と接触している。Ｎ−領域５１は埋込み層４７
とコレクタ接触領域６５とに接触している。
て働き、Ｎ＋領域４７はトランジスタ２６のコレクタ５
２のコレクタ接触として働く。コレクタ領域５２は埋込
み層４７と接触している。Ｎ−領域５１は埋込み層４７
とコレクタ接触領域６５とに接触している。
領域４４では、Ｐ−基板４０はその上に装置表面から隔
てられたＰ領域５７を備えている。Ｐ領域５７は、領域
５５（エミッタ） 、５３ （ベース）、および５７（
コレクタ）から形成されるバイポーラＰＮＰ トランジ
スタ２８のコレクタおよび埋込み層として働く。２層５
７の上の領域４４の部分はＮ−領域５３゜Ｐ−領域５９
、およびπ領域５０から構成される。π領域５０は領域
５３と５９との間の領域４４に存在するように示しであ
るが、これは不可欠なことではない。
てられたＰ領域５７を備えている。Ｐ領域５７は、領域
５５（エミッタ） 、５３ （ベース）、および５７（
コレクタ）から形成されるバイポーラＰＮＰ トランジ
スタ２８のコレクタおよび埋込み層として働く。２層５
７の上の領域４４の部分はＮ−領域５３゜Ｐ−領域５９
、およびπ領域５０から構成される。π領域５０は領域
５３と５９との間の領域４４に存在するように示しであ
るが、これは不可欠なことではない。
Ｎ−領域−５３とＰ−領域５９とは直接交差することが
できる。Ｎ−領域５３はＰＮＰ トランジスタ２８のベ
ースとして動作する。
できる。Ｎ−領域５３はＰＮＰ トランジスタ２８のベ
ースとして動作する。
Ｐ領域５５．８０が蛸域４４に設けられている。Ｐ領域
５５はＮ−領域５３の中に設けられてＰＮＰ トランジ
スタ２８のエミッタとして働き、Ｐ領域８０はＰ−領域
５９の中に設けられてトランジスタ２８のコレクタ接触
として働く。Ｐ−領域５９はコレクタ接触領域６０を埋
込み層およびコレクタ５７と接触させる。
５５はＮ−領域５３の中に設けられてＰＮＰ トランジ
スタ２８のエミッタとして働き、Ｐ領域８０はＰ−領域
５９の中に設けられてトランジスタ２８のコレクタ接触
として働く。Ｐ−領域５９はコレクタ接触領域６０を埋
込み層およびコレクタ５７と接触させる。
Ｎ＋領域８２．８３は少くとも一部がＰ−領域５９の中
に設けられて、それぞれＮチャンネル・トランジスタ２
４のソースおよびドレインとして働く。トランジスタ２
４のＮチャンネルは、ゲート８６′の下に、Ｎ”ソース
Ｂ２とＮ＋ ドレイン６３との間に延びている。
に設けられて、それぞれＮチャンネル・トランジスタ２
４のソースおよびドレインとして働く。トランジスタ２
４のＮチャンネルは、ゲート８６′の下に、Ｎ”ソース
Ｂ２とＮ＋ ドレイン６３との間に延びている。
領域４Ｂ、 ４７．５２．５３．５５．５８および５７
は分離壁７１と交差するように示しであるが、当業者に
はそれら領域が分離壁と離れていてもよいことがわかる
であろう。ただし、そうすれば、その構造が占有する面
積が大きくなる。類似して、領域６４は分離壁７１から
離して示しであるが、当業者には領域Ｂ４を壁７１と交
差させれば占有面積が幾分小さくなることがわかるであ
ろう。それはこのような領域に対するマスクの縁が分離
壁７１の上方に配置されると位置合せ公差（ｔｏｌｅｒ
ａｎｃｅ ）が小さくなるからである。
は分離壁７１と交差するように示しであるが、当業者に
はそれら領域が分離壁と離れていてもよいことがわかる
であろう。ただし、そうすれば、その構造が占有する面
積が大きくなる。類似して、領域６４は分離壁７１から
離して示しであるが、当業者には領域Ｂ４を壁７１と交
差させれば占有面積が幾分小さくなることがわかるであ
ろう。それはこのような領域に対するマスクの縁が分離
壁７１の上方に配置されると位置合せ公差（ｔｏｌｅｒ
ａｎｃｅ ）が小さくなるからである。
第２図は基板４０の領域４２．４４の内部に設けられる
素子を回路２０を実現するように結合する相互接続（１
ｎｔｅｒｃｏｎｎｅｃｔ ｔｏｎｓ）をも示している。
素子を回路２０を実現するように結合する相互接続（１
ｎｔｅｒｃｏｎｎｅｃｔ ｔｏｎｓ）をも示している。
リード７４はソース領域５４をコレクタ接触６５と接続
し、これら両者を電源レール３４に結び付けている。リ
ード７Ｂ、 ８Ｅｉハゲ、）７６’ 、 ８６’を互イ
ニ且つ入力３゜に接続する。リード７８．８４は領域４
２のベース／ドレイン５６を領域４４のベース／ドレイ
ン６３に接続している。リード８０．８２はエミッタ６
４と５５とを互いに且つ出力３２に接続している。リー
ド８８はソース６２とコレクタ接触６０とを接続し、こ
れらを共に接地レール３Ｂに接続している。当業者は、
それぞれ電源および大地に接続するリード３４と８６と
の説明は、いずれかのリードを電気的目的の基準または
電源り一、ドとし、他を反対の機能に使用することがで
きるから、任意であるということを理解するであろう。
し、これら両者を電源レール３４に結び付けている。リ
ード７Ｂ、 ８Ｅｉハゲ、）７６’ 、 ８６’を互イ
ニ且つ入力３゜に接続する。リード７８．８４は領域４
２のベース／ドレイン５６を領域４４のベース／ドレイ
ン６３に接続している。リード８０．８２はエミッタ６
４と５５とを互いに且つ出力３２に接続している。リー
ド８８はソース６２とコレクタ接触６０とを接続し、こ
れらを共に接地レール３Ｂに接続している。当業者は、
それぞれ電源および大地に接続するリード３４と８６と
の説明は、いずれかのリードを電気的目的の基準または
電源り一、ドとし、他を反対の機能に使用することがで
きるから、任意であるということを理解するであろう。
第３Ａ図〜第３Ｊ図は第４図と関連して第２図のＣＢＩ
ＣＭＯＳ構造と回路とが第１の実施例にしたがって形成
される過程を示している。第３Ａ図〜第３３図は第２図
と同じ断面であるが、製作の各段階でのものである。第
４図は第２図および第３１図の構造を製作するに使用す
るマスク開口の重なりを示す平面図である。これら同じ
マスク開口を断面図で第３Ａ図〜第３Ｊ図に示す。第４
図を理解する便利のため、分離壁７０〜７２の輪郭を太
い実線で示し、他のマスク開口を細い実線または点線と
して示しである。
ＣＭＯＳ構造と回路とが第１の実施例にしたがって形成
される過程を示している。第３Ａ図〜第３３図は第２図
と同じ断面であるが、製作の各段階でのものである。第
４図は第２図および第３１図の構造を製作するに使用す
るマスク開口の重なりを示す平面図である。これら同じ
マスク開口を断面図で第３Ａ図〜第３Ｊ図に示す。第４
図を理解する便利のため、分離壁７０〜７２の輪郭を太
い実線で示し、他のマスク開口を細い実線または点線と
して示しである。
さて第３Ａ図を参照すると、基板４０に都合よく２層４
５が設けられている。基板４０はＰ−として示しである
が、これは便宜的なものであって不可欠ではない。２層
４５はエピタキシャル成長により、または熱拡散により
、またはイオン注入（ｌｌｌ１ｐｌａｎｔａｔ１ｏｎ）
により、またはこれらの組合せにより形成される。熱拡
散が適当であることがわかっているが、どんな方法でも
採用することができる。この段階ではマスキングは不要
である。
５が設けられている。基板４０はＰ−として示しである
が、これは便宜的なものであって不可欠ではない。２層
４５はエピタキシャル成長により、または熱拡散により
、またはイオン注入（ｌｌｌ１ｐｌａｎｔａｔ１ｏｎ）
により、またはこれらの組合せにより形成される。熱拡
散が適当であることがわかっているが、どんな方法でも
採用することができる。この段階ではマスキングは不要
である。
開口９０Ａを有するマスク９０を適用し、Ｎ＋領領域た
は埋込み層４７を開口９０Ａを通して形成する（第３Ｂ
図および第４図）。層または領域４７を形成するにはど
んな適切な手段を使用することもできる。拡散またはイ
オン注入は共に適当である。
は埋込み層４７を開口９０Ａを通して形成する（第３Ｂ
図および第４図）。層または領域４７を形成するにはど
んな適切な手段を使用することもできる。拡散またはイ
オン注入は共に適当である。
マスク９０はこの技術に普通に使用され且つ層４７を形
成するのに使用されるドーパント（ｄｏｐａｎｔ）に対
してマスキングするのに適当などんなマスキング材料か
らも使用することができる。このような材料およびドー
パントは当業者には周知である。
成するのに使用されるドーパント（ｄｏｐａｎｔ）に対
してマスキングするのに適当などんなマスキング材料か
らも使用することができる。このような材料およびドー
パントは当業者には周知である。
層４７は層４５を貫いて基板４０に接触することのない
よう充分薄く示しである。２層４５の部分４６はＮ＋層
４７の下に残っているが、これは不可欠ではない。第２
図に示すように、層４７はＰ−基板４０と直接接触する
ことができる。また、当業者にはわかるとおり、ここに
述べる説明に基き、基板４０は別々にドープして基板４
０の領域４４にＰ型領域５７を、基板４０の領域４２に
Ｎ型領域４７をいずれの順序でも形成することができる
。これにより第２図に示す構造が得られる。ただし、こ
れは上述の方法より便利ではない。領域４２にＮ型埋込
み層が、領域４４にＰ型埋込み層があって、これら領域
のコレクタ接触抵抗が小さくなっていることだけが重要
である。これによりコレクタ接触をエミッタから分離さ
れた領域の反対端に横方向に配設することができるよう
にもなる。これで小じんまりとまとまった配置ができる
。
よう充分薄く示しである。２層４５の部分４６はＮ＋層
４７の下に残っているが、これは不可欠ではない。第２
図に示すように、層４７はＰ−基板４０と直接接触する
ことができる。また、当業者にはわかるとおり、ここに
述べる説明に基き、基板４０は別々にドープして基板４
０の領域４４にＰ型領域５７を、基板４０の領域４２に
Ｎ型領域４７をいずれの順序でも形成することができる
。これにより第２図に示す構造が得られる。ただし、こ
れは上述の方法より便利ではない。領域４２にＮ型埋込
み層が、領域４４にＰ型埋込み層があって、これら領域
のコレクタ接触抵抗が小さくなっていることだけが重要
である。これによりコレクタ接触をエミッタから分離さ
れた領域の反対端に横方向に配設することができるよう
にもなる。これで小じんまりとまとまった配置ができる
。
マスク９０を除去し、半導体層４８を基板４０の埋込み
層４７および層４５の上方に形成する（第３Ｃ図）。
層４７および層４５の上方に形成する（第３Ｃ図）。
層４８は実質上真性層あるいは軽くドープしたＮ型たと
えばＮ−であることが望ましい。第２図、第３Ｄ図〜第
３１図、および第６Ｂ図は層４８が、ここで「π」層と
称する実質上真性である、すなわち、最初かなりな量の
導電率変更ドーパントを使用せずに形成される場合の構
造を示す。幾らかの導電率変更ドーパントは、非常に少
量であっても、不可避であるから、層４８を真性にしよ
うとするときは、層４８（およびそれから形成される領
域４９゜５０、たとえば、第２図を参照）の中の導電率
変更ドーパントの量は充分低くしてπ層４８（および領
域４９．５０）のドーパント濃度が層４８の下に既に形
成されている埋込み層４７．５７より、および層４８の
部分４９．５０に続いて形成される領域５１．５２．５
３、および５９より充分低くすべきである（第２図）。
えばＮ−であることが望ましい。第２図、第３Ｄ図〜第
３１図、および第６Ｂ図は層４８が、ここで「π」層と
称する実質上真性である、すなわち、最初かなりな量の
導電率変更ドーパントを使用せずに形成される場合の構
造を示す。幾らかの導電率変更ドーパントは、非常に少
量であっても、不可避であるから、層４８を真性にしよ
うとするときは、層４８（およびそれから形成される領
域４９゜５０、たとえば、第２図を参照）の中の導電率
変更ドーパントの量は充分低くしてπ層４８（および領
域４９．５０）のドーパント濃度が層４８の下に既に形
成されている埋込み層４７．５７より、および層４８の
部分４９．５０に続いて形成される領域５１．５２．５
３、および５９より充分低くすべきである（第２図）。
第３に図は層４８がＮ−である場合を示す。この場合に
は、層４８は領域４７．５９．５４〜５８、および６２
〜６５より軽くドープすべきである。
は、層４８は領域４７．５９．５４〜５８、および６２
〜６５より軽くドープすべきである。
分離壁７０．７１．７２を、第３Ｄ図および第４図に示
すように、開口９−２Ａ〜９２Ｃを有するマスク９２を
用いて設ける。マスク開口９２Ａ〜９２Ｃは第４図に太
い実線で示しである。分離壁７０〜７２をこの点で形成
するのが便利であるが、π層４８の形成後いつでも形成
することができる（第３Ｃ図）。
すように、開口９−２Ａ〜９２Ｃを有するマスク９２を
用いて設ける。マスク開口９２Ａ〜９２Ｃは第４図に太
い実線で示しである。分離壁７０〜７２をこの点で形成
するのが便利であるが、π層４８の形成後いつでも形成
することができる（第３Ｃ図）。
分離壁７０〜７２を、たとえば、エッチ除去や誘電体最
充填のような、当業者には周知の手段により便利に形成
する。任意の適切な手法を使用することができる。分離
壁７０〜７２は層４５を領域４２の部分４６と領域４４
の部分５７とｉこ分割し、π層４８を領域４２の部分４
９と領域４４の部分５０とに分割する。分離壁７０〜７
２は表面から少くとも２層４５の中に侵入しているのが
望ましく、２層４５を貫いて基板４０に侵入することが
できる。２層４５内の停止分離壁７０〜７２は層４５を
貫いて一層軽くドープされた基板４０に侵入する場合に
必要になるチャンネル・ストップを分離壁７０〜７２の
下に設ける必要が無くなるという点で有利である。
充填のような、当業者には周知の手段により便利に形成
する。任意の適切な手法を使用することができる。分離
壁７０〜７２は層４５を領域４２の部分４６と領域４４
の部分５７とｉこ分割し、π層４８を領域４２の部分４
９と領域４４の部分５０とに分割する。分離壁７０〜７
２は表面から少くとも２層４５の中に侵入しているのが
望ましく、２層４５を貫いて基板４０に侵入することが
できる。２層４５内の停止分離壁７０〜７２は層４５を
貫いて一層軽くドープされた基板４０に侵入する場合に
必要になるチャンネル・ストップを分離壁７０〜７２の
下に設ける必要が無くなるという点で有利である。
開口９４Ａを有するマスク９４を適用する（第３Ｅ図お
よび第４図）。Ｐ−領域５９を領域４４の層４８の領域
５０に２層５７に接触して設ける。イオン注入は好まし
い方法であるが、適切な如何なるドーピング法も使える
。領域４２は覆われて、領域５９を形成するのに使用す
るドーパントから保護されている。
よび第４図）。Ｐ−領域５９を領域４４の層４８の領域
５０に２層５７に接触して設ける。イオン注入は好まし
い方法であるが、適切な如何なるドーピング法も使える
。領域４２は覆われて、領域５９を形成するのに使用す
るドーパントから保護されている。
層４８が真切のときは、開口９６Ａ、、９６Ｂを有する
マスク９６を適用し、当業者に周知のドーピング手段と
関連して使用し、それぞれ領域４２および４４の層４８
にＮ−領域５１．５２、および５３を設ける（第３Ｆ図
および第４図を参照）。イオン注入は好ましいドーピン
グ法であるが、当業者が周知の他のドーピング法も使用
することができる。領域５１．５２゜５３を単一ドーピ
ング・ステップ中に複数の開口を有する単一マスクを使
用して同時に形成するのが望ましい。
マスク９６を適用し、当業者に周知のドーピング手段と
関連して使用し、それぞれ領域４２および４４の層４８
にＮ−領域５１．５２、および５３を設ける（第３Ｆ図
および第４図を参照）。イオン注入は好ましいドーピン
グ法であるが、当業者が周知の他のドーピング法も使用
することができる。領域５１．５２゜５３を単一ドーピ
ング・ステップ中に複数の開口を有する単一マスクを使
用して同時に形成するのが望ましい。
層４８がＮ−のときは、マスク層９６は不要である。
π領域４９．５０は存在しない。Ｎ−領域５１．５２は
一緒になって単に領域４２の中の層４８の一部となる。
一緒になって単に領域４２の中の層４８の一部となる。
Ｎ−領域５３はＰ−領域５９が形成されてから領域４４
に残っている層４８の一部に過ぎなくなる。
に残っている層４８の一部に過ぎなくなる。
第３Ｅ図および第３Ｆ図に示したステップはいずれの順
序で行なってもよい。
序で行なってもよい。
第３Ｅ図または第３Ｆ図のステップに続いて誘電体層９
７がゲート７Ｂ’ 、 ８Ｂ’の下層となる場所の構造
の表面上に存在することが重要である（第３Ｇ図および
第４図）。誘電体層９γは層４８が完成してからいつで
もあるいはゲート７６′および８６′の形成直前に形成
することができる。層９７は表面を連続的に覆って示し
であるがこれは不可欠ではない。層９７はＭＯＳＦＥＴ
のゲート誘電体を形成する目的のものであってゲートを
形成すべき領域に存在するだけでよい。これはどこにあ
ってもよいが、これは不可欠ではない。ゲート７Ｂ’
、 ８Ｂ’の下層９７の典型的な厚さの範囲は０．０１
〜０．１μｍであり、０．ＯＬＢ 、 ０．０２５ 、
および０．０４μｍが代表的な値である。一般に、線幅
が細い装置には薄いゲート誘電体が使用される。
７がゲート７Ｂ’ 、 ８Ｂ’の下層となる場所の構造
の表面上に存在することが重要である（第３Ｇ図および
第４図）。誘電体層９γは層４８が完成してからいつで
もあるいはゲート７６′および８６′の形成直前に形成
することができる。層９７は表面を連続的に覆って示し
であるがこれは不可欠ではない。層９７はＭＯＳＦＥＴ
のゲート誘電体を形成する目的のものであってゲートを
形成すべき領域に存在するだけでよい。これはどこにあ
ってもよいが、これは不可欠ではない。ゲート７Ｂ’
、 ８Ｂ’の下層９７の典型的な厚さの範囲は０．０１
〜０．１μｍであり、０．ＯＬＢ 、 ０．０２５ 、
および０．０４μｍが代表的な値である。一般に、線幅
が細い装置には薄いゲート誘電体が使用される。
ゲート７６′ と８６′ とは当業者に周知の手段によ
り作られる。ポリシリコンはゲート７６′ と８６′
に便利な材料であるが、以後の処理ステップに耐え得る
如何なる導電材料を使用してもよい。他の適当な材料の
例は金属と金属間化合物および特に導電的なケイ化物と
窒化物である。ゲート７６′ と８６′ とは、実質上
−様な導電層を堆積し次にマスクを用いて、７６’ 、
８Ｂ’ になる部分を除く周囲材料をエッチし去ること
により、便利に形成される。
り作られる。ポリシリコンはゲート７６′ と８６′
に便利な材料であるが、以後の処理ステップに耐え得る
如何なる導電材料を使用してもよい。他の適当な材料の
例は金属と金属間化合物および特に導電的なケイ化物と
窒化物である。ゲート７６′ と８６′ とは、実質上
−様な導電層を堆積し次にマスクを用いて、７６’ 、
８Ｂ’ になる部分を除く周囲材料をエッチし去ること
により、便利に形成される。
ゲート７６′ と８６′ とを作るマスクの輪郭を第４
図に点線で示しである。ゲート７６′ と８６′ とは
、第４図に示すように、分離壁７０〜７２を超えて延び
ることができるが、これは不可欠なことではない。
図に点線で示しである。ゲート７６′ と８６′ とは
、第４図に示すように、分離壁７０〜７２を超えて延び
ることができるが、これは不可欠なことではない。
ゲー）７８’ 、８Ｂ’ は下に説明するように、以後
のドーピング・ステップのマスクとして働くのに充分な
厚さでなければならない。０．２から０．５μｍの範囲
の厚さが適当で、約０．３５μｍが望ましいが、必要な
コンダクタンスとマスキング能力とにより他の厚さを使
用することもできる。当業者は厚さを変える方法を理解
するであろう。
のドーピング・ステップのマスクとして働くのに充分な
厚さでなければならない。０．２から０．５μｍの範囲
の厚さが適当で、約０．３５μｍが望ましいが、必要な
コンダクタンスとマスキング能力とにより他の厚さを使
用することもできる。当業者は厚さを変える方法を理解
するであろう。
ゲート７６′、８６′を形成してから開口９８Ａ。
９８Ｂを有するマスク９８を誘電体９７の上に適用する
（第３Ｇ図および第４図）。開口９８Ａ、９８Ｂとゲー
ドアＢ’ および８６′ により設けられた遮断体と
の組合せにより、・Ｐ領域５４．５６を領域４２に設け
、Ｐ領域５５．６（ｌを領域４４に設ける。四つの領域
５４．５５゜５Ｂ、 ［ｆＯをすべて一つのマスキング
・ドーピング・ステップで同時に設けるのが望ましい。
（第３Ｇ図および第４図）。開口９８Ａ、９８Ｂとゲー
ドアＢ’ および８６′ により設けられた遮断体と
の組合せにより、・Ｐ領域５４．５６を領域４２に設け
、Ｐ領域５５．６（ｌを領域４４に設ける。四つの領域
５４．５５゜５Ｂ、 ［ｆＯをすべて一つのマスキング
・ドーピング・ステップで同時に設けるのが望ましい。
イオン注入は領域５４．５５．５Ｂ、および６０を形成
する好ましい方法であるが、当業者に周知の他の方法も
使用することができる。
する好ましい方法であるが、当業者に周知の他の方法も
使用することができる。
開口９９Ａ〜９９Ｃを有するマスク９９を適用しく第３
Ｈ図および第４図）、領域４４にＮ＋ドープ領域８２．
８３を、領域４２にＮ＋ドープ領域８４．８５を、望ま
しくは同時に、形成する。イオン注入は好ましいドーピ
ング法であるが、当業者に周知の他の方法も使用するこ
とができる。この点で、活性化（ａｃｔｉｖａｔｌｏｎ
）ステップ以外は、Ｃ８１０ＭＯＳ構造の内部装置領域
と回路とが完成する。
Ｈ図および第４図）、領域４４にＮ＋ドープ領域８２．
８３を、領域４２にＮ＋ドープ領域８４．８５を、望ま
しくは同時に、形成する。イオン注入は好ましいドーピ
ング法であるが、当業者に周知の他の方法も使用するこ
とができる。この点で、活性化（ａｃｔｉｖａｔｌｏｎ
）ステップ以外は、Ｃ８１０ＭＯＳ構造の内部装置領域
と回路とが完成する。
誘電体層１００を当業者が周知の手段を用いて設け（第
３１図）５、プロセスの早い段階に形成され前のマスキ
ング操作の後置き去りにされている数層または数頭域を
作り上げることができる。層１００は表面を不動態化し
、接触させたい場所以外の相互接続部を半導体から電気
的に絶縁する。この層はこれらの目的に適するよう充分
厚く且つ好適な材料から作られるべきである。このよう
な材料は当業者に周知である。たとえば、０．４から１
．０μｍの範囲の厚さの付着酸化物またはガラスが適し
ており、約０，６μｍが望ましいが、各種装置部分を結
合するに使用する導体が接続したい場所の他は基板から
絶縁されている限り、より厚い層またはより薄い層を使
用することができる。
３１図）５、プロセスの早い段階に形成され前のマスキ
ング操作の後置き去りにされている数層または数頭域を
作り上げることができる。層１００は表面を不動態化し
、接触させたい場所以外の相互接続部を半導体から電気
的に絶縁する。この層はこれらの目的に適するよう充分
厚く且つ好適な材料から作られるべきである。このよう
な材料は当業者に周知である。たとえば、０．４から１
．０μｍの範囲の厚さの付着酸化物またはガラスが適し
ており、約０，６μｍが望ましいが、各種装置部分を結
合するに使用する導体が接続したい場所の他は基板から
絶縁されている限り、より厚い層またはより薄い層を使
用することができる。
接触開口および導電接触７４’ 、７Ｂ ’ 、７８
’ ８０’ 。
’ ８０’ 。
８２’ 、 ８４’ 、８Ｂ’および８８′を第３Ｊ図
および第４図に示すように設けて構造の各種ドープ領域
との接触を行う。接触メタリゼーション （ｍｅｔａｌｌｉｚａｔｉｏｎ ）が装置要素を相互接
続して所望の回路を実現することが望ましい。ここに使
用する「金属」および「メタリゼーション」の語は一般
に、たとえば、半導体、金属間化合物、および複合体を
含む、導電材料を指し、単に金属に限定しない。メタリ
ゼーションは単一材料でも複合体でもよい。更に、たと
えば、第１の金属を各種半導体領域と接触させ他の重な
った金属を半導体領域を相互に接続して所望の回路を形
成したい場合には多層構造を利用することができる。
および第４図に示すように設けて構造の各種ドープ領域
との接触を行う。接触メタリゼーション （ｍｅｔａｌｌｉｚａｔｉｏｎ ）が装置要素を相互接
続して所望の回路を実現することが望ましい。ここに使
用する「金属」および「メタリゼーション」の語は一般
に、たとえば、半導体、金属間化合物、および複合体を
含む、導電材料を指し、単に金属に限定しない。メタリ
ゼーションは単一材料でも複合体でもよい。更に、たと
えば、第１の金属を各種半導体領域と接触させ他の重な
った金属を半導体領域を相互に接続して所望の回路を形
成したい場合には多層構造を利用することができる。
第３に図は層４８が最初真性ではなくＮ−であることを
除き第３Ｊ図と同様の断面図を示す。π領域４９．５０
は存在しない。Ｎ−領域５１と５２とは一緒になって、
分離壁７０．７１の間の領域４２にＮ−層４８の部分を
形成している。Ｎ−層５３は分離壁７１．７２の間に層
４８の部分を形成しているが、これは対抗ドープ（ｃｏ
ｕｎｔｅｒ−ｄｏｐｅｄ ） してＰ−領域５９を形成
してなかったものである。当業者はここに述べたことに
基き第３に図の構造を形成する製作シーケンスが、層４
８と領域５１．５２．５３が既にＮ−であるため、開口
９６Ａ、９８Ｂを有するマスク９６が不可欠でなくなり
省略することができる点の他は第３Ａ図〜第３１図のも
のと同じであることを理解するであろう。ただし、領域
５１．５２．５３の導電度を高めたいときは、マスク９
６および対応するＮドーピング・ステップとを残すこと
ができる。
除き第３Ｊ図と同様の断面図を示す。π領域４９．５０
は存在しない。Ｎ−領域５１と５２とは一緒になって、
分離壁７０．７１の間の領域４２にＮ−層４８の部分を
形成している。Ｎ−層５３は分離壁７１．７２の間に層
４８の部分を形成しているが、これは対抗ドープ（ｃｏ
ｕｎｔｅｒ−ｄｏｐｅｄ ） してＰ−領域５９を形成
してなかったものである。当業者はここに述べたことに
基き第３に図の構造を形成する製作シーケンスが、層４
８と領域５１．５２．５３が既にＮ−であるため、開口
９６Ａ、９８Ｂを有するマスク９６が不可欠でなくなり
省略することができる点の他は第３Ａ図〜第３１図のも
のと同じであることを理解するであろう。ただし、領域
５１．５２．５３の導電度を高めたいときは、マスク９
６および対応するＮドーピング・ステップとを残すこと
ができる。
第５Ａ図、第５Ｂ図は本発明の異なる実施例にしたがっ
て回路２０を構成するための二つの装置トポロジーとメ
タリゼーション構造との平面図である。第５Ａ図、第５
Ｂ図は第４図と同じであるが、簡単のため、分離壁（太
い実線）、ゲート（点線）、および接触開口（太い実線
）のためのマスク開口だけを示しである。第５Ａ図、第
５Ｂ図の各部分が第２図および第３Ｊ図、第３に図の断
面に示す装置領域並びに接続と関連づけることができる
ように、同じ領域または接続に対しては以前の図と同じ
歳別番号を第５Ａ図、第５Ｂ図に使用している。第５Ａ
図、第５Ｂ図のハツチを施した領域は第２図および第３
Ｊ図、第３に図の装置要素から回路２０を実現するため
の相互接続（第２図に概要を描いである）のトポロジー
を示す。
て回路２０を構成するための二つの装置トポロジーとメ
タリゼーション構造との平面図である。第５Ａ図、第５
Ｂ図は第４図と同じであるが、簡単のため、分離壁（太
い実線）、ゲート（点線）、および接触開口（太い実線
）のためのマスク開口だけを示しである。第５Ａ図、第
５Ｂ図の各部分が第２図および第３Ｊ図、第３に図の断
面に示す装置領域並びに接続と関連づけることができる
ように、同じ領域または接続に対しては以前の図と同じ
歳別番号を第５Ａ図、第５Ｂ図に使用している。第５Ａ
図、第５Ｂ図のハツチを施した領域は第２図および第３
Ｊ図、第３に図の装置要素から回路２０を実現するため
の相互接続（第２図に概要を描いである）のトポロジー
を示す。
第５Ａ図は、第５Ａ図の領域４２と４４とが第２図およ
び第３Ｊ図に示したと同じように側面を接して構成され
ている点で第２図および第３Ｊ図の構造と正確に対応し
ている。第５Ａ図のハツチを施した相互接続は回路２０
が構造の一つの縁（たとえば第５Ａ図の下側）で利用で
きるすべての接続および、両方の縁、たとえば、レール
３４．３６で利用できる幾つかの接続により一つの金属
層を用いて実現できることを示している。第５Ａ図にお
いて、レール３４．３６と、対応する接触領域７４’
、 ８８’ とはＣＢＩＣＭＯＳ構造の反対の（たとえ
ば、左と右の）端に配設されている。
び第３Ｊ図に示したと同じように側面を接して構成され
ている点で第２図および第３Ｊ図の構造と正確に対応し
ている。第５Ａ図のハツチを施した相互接続は回路２０
が構造の一つの縁（たとえば第５Ａ図の下側）で利用で
きるすべての接続および、両方の縁、たとえば、レール
３４．３６で利用できる幾つかの接続により一つの金属
層を用いて実現できることを示している。第５Ａ図にお
いて、レール３４．３６と、対応する接触領域７４’
、 ８８’ とはＣＢＩＣＭＯＳ構造の反対の（たとえ
ば、左と右の）端に配設されている。
第５Ｂ図は他の実施例を示す。これでは領域４４は１８
０°回転して領域４２と並んで設けられ、接触領域７４
′ と８８′、接触領域７８′ と８４′、接触領域８
０′ と８２′ およびゲート７６′ と８６′ とが
−列に並び、介在する分離壁を横切って隣接するように
なっている。これにより、ハツチした領域で示すように
、配線の柔軟性が増した小じんまりとまとまった構造が
得られる。今度は入力および出力は上からでも下からで
も利用できるように構造を横切って連続して走っている
。
０°回転して領域４２と並んで設けられ、接触領域７４
′ と８８′、接触領域７８′ と８４′、接触領域８
０′ と８２′ およびゲート７６′ と８６′ とが
−列に並び、介在する分離壁を横切って隣接するように
なっている。これにより、ハツチした領域で示すように
、配線の柔軟性が増した小じんまりとまとまった構造が
得られる。今度は入力および出力は上からでも下からで
も利用できるように構造を横切って連続して走っている
。
複雑な集積回路の配置を決めるときは、どのリード（す
なわち、電源および接地、または入力および出力）をど
こに位置する縁で利用するようにしたいか、および／ま
たはどれを構造を通して連続的に走らせたいかにより、
第５Ａ図、第５Ｂ図の構造を代りに使用することができ
る。この柔軟性により本発明の組合せＣＢＩＣＭＯＳ構
造およびプロセスを利用して特にコンパクトな複雑な回
路を実現することができる。
なわち、電源および接地、または入力および出力）をど
こに位置する縁で利用するようにしたいか、および／ま
たはどれを構造を通して連続的に走らせたいかにより、
第５Ａ図、第５Ｂ図の構造を代りに使用することができ
る。この柔軟性により本発明の組合せＣＢＩＣＭＯＳ構
造およびプロセスを利用して特にコンパクトな複雑な回
路を実現することができる。
第６Ａ図、第６Ｂ図は本発明の別の実施例であり、２入
力回路、たとえばＮＯＲゲートを示しである。当業者は
、ここに述べる説明に基き、本発明の原理を如何に利用
して任意の数の入出力を有し多様な論理機能を行う回路
を実現することができるかを理解するであろう。
力回路、たとえばＮＯＲゲートを示しである。当業者は
、ここに述べる説明に基き、本発明の原理を如何に利用
して任意の数の入出力を有し多様な論理機能を行う回路
を実現することができるかを理解するであろう。
第６Ａ図の表現は第５Ｂ図と同じであり、第６Ｂ図の表
現は第２図および第３Ｊ図、第３に図と同じであるが、
第１Ｂ図の回路２０′を実現している。同じ領域を示す
のに同じ番号を使用している。
現は第２図および第３Ｊ図、第３に図と同じであるが、
第１Ｂ図の回路２０′を実現している。同じ領域を示す
のに同じ番号を使用している。
第６Ａ図、第６Ｂ図は別のトランジスタ２２′ と２４
′ とが設けられ、第１Ｂ図に示すように接続されてい
る点で第５Ｂ図、および第２図、第３１図。
′ とが設けられ、第１Ｂ図に示すように接続されてい
る点で第５Ｂ図、および第２図、第３１図。
第３に図と異なる。
トランジスタ２２′ はトランジスタ２２と並列になっ
ている。これはゲート７６′ とゲート接触７６′と類
似の別のゲート７８１’ とゲート接触７６１′とを第
６Ａ図に示す領域４２に設置することにより実現される
。ゲート７６１′ と関連するトランジスタ２２′ の
ソースおよびドレイン領域は、第６Ｂ図の領域５４．５
８の後に配設され第６Ａ図のゲート７６１′ の側に垂
直に延びる、ゲート７６′ のソースおよびドレイン領
域５４．５８と共通になっている。
ている。これはゲート７６′ とゲート接触７６′と類
似の別のゲート７８１’ とゲート接触７６１′とを第
６Ａ図に示す領域４２に設置することにより実現される
。ゲート７６１′ と関連するトランジスタ２２′ の
ソースおよびドレイン領域は、第６Ｂ図の領域５４．５
８の後に配設され第６Ａ図のゲート７６１′ の側に垂
直に延びる、ゲート７６′ のソースおよびドレイン領
域５４．５８と共通になっている。
トランジスタ２４′ はトランジスタ２２と直列になっ
ている。これは第６Ａ図、第６Ｂ図に示すように領域４
４に、領域６２と同時に形成し、Ｐ領域５９の部分によ
り領域６２および６３から分離されている別のＮ＋領域
６２１を設けることにより実現される。
ている。これは第６Ａ図、第６Ｂ図に示すように領域４
４に、領域６２と同時に形成し、Ｐ領域５９の部分によ
り領域６２および６３から分離されている別のＮ＋領域
６２１を設けることにより実現される。
領域６２はトランジスタ２４のソースとして働き、領域
６２１はトランジスタ２４のドレインおよびトランジス
タ２４′のソースとして働き、領域６３はトランジスタ
２４′ のドレインとして働く。別のゲート８６１′
も第６Ａ図、第６Ｂ図に示すように設けられる。
６２１はトランジスタ２４のドレインおよびトランジス
タ２４′のソースとして働き、領域６３はトランジスタ
２４′ のドレインとして働く。別のゲート８６１′
も第６Ａ図、第６Ｂ図に示すように設けられる。
第６Ａ図、第６Ｂ図は各装置領域が如何に相互接続され
て単一メタリゼーション層に回路２０′を実現するかを
示している。装置領域および回路２０′用相互接続を設
けるのに別にプロセス・ステップを必要としない。回路
２０′は第６Ａ図、第６Ｂ図において第２図、第３Ｊ図
、第３に図、および第５Ａ図、第５Ｂ図の、回路２０に
対すると同じ装置組合せ構造を用いて実現される。柔軟
な配線能力がある特にコンパクトな構造が得られる。当
業者はこれら原理を利用°して他の回路に対するコンバ
クトな組合せＣＢＩＣＭＯＳ構造を設置することが可能
であることがわかるであろう。
て単一メタリゼーション層に回路２０′を実現するかを
示している。装置領域および回路２０′用相互接続を設
けるのに別にプロセス・ステップを必要としない。回路
２０′は第６Ａ図、第６Ｂ図において第２図、第３Ｊ図
、第３に図、および第５Ａ図、第５Ｂ図の、回路２０に
対すると同じ装置組合せ構造を用いて実現される。柔軟
な配線能力がある特にコンパクトな構造が得られる。当
業者はこれら原理を利用°して他の回路に対するコンバ
クトな組合せＣＢＩＣＭＯＳ構造を設置することが可能
であることがわかるであろう。
更に処理ステップを追加して装置特性を洗練することが
できる。たとえば、ゲート下のチャンネル領域は注入に
よりドープすることができ、あるいはＮチャンネルおよ
びＰチャンネルのトランジスタのしきい値を調節して所
望の値を持たせるようにすることができる。このような
ドーピングを行う手段は当業者には周知である。
できる。たとえば、ゲート下のチャンネル領域は注入に
よりドープすることができ、あるいはＮチャンネルおよ
びＰチャンネルのトランジスタのしきい値を調節して所
望の値を持たせるようにすることができる。このような
ドーピングを行う手段は当業者には周知である。
典型的な層寸法と装置領域の特性とを示せば次のとおり
である。層４５と領域５７とのシート抵抗は平方あたり
５０′〜５００オームであることが望ましく、平方あた
り約２００オームが好ましい。この他のシート抵抗値も
層４５と領域５７とに使用することができる。たとえば
、２層４５により設けられたものよりも領域５７のドー
ピングを増したい場合には、たとえば、π層４８を形成
する前に領域４４の場所にマスクを用いて注入を行うこ
とにより、これを達成することができる。
である。層４５と領域５７とのシート抵抗は平方あたり
５０′〜５００オームであることが望ましく、平方あた
り約２００オームが好ましい。この他のシート抵抗値も
層４５と領域５７とに使用することができる。たとえば
、２層４５により設けられたものよりも領域５７のドー
ピングを増したい場合には、たとえば、π層４８を形成
する前に領域４４の場所にマスクを用いて注入を行うこ
とにより、これを達成することができる。
層４８はその厚さが約０．８から３．０μｍの範囲にあ
ることが便利で、約１．２μｍの厚さが好ましい。
ることが便利で、約１．２μｍの厚さが好ましい。
ただし、その他の厚さも層４８に使用することができる
。層４８は真性（すなわち、付着したままの導電率変更
ドーパントが実質的に皆無）かＮ−であることが好まし
い。層４８がＮ−のときは、領域５１．５２および５３
にドーピング・ステップまたはマスキング・ステップが
不要である。これらの領域が層４Ｂにより自動的に設け
られるからである。π領域４９．５０はこの場合には存
在しない。層４８のＮドーピングは軽いのでＰ−領域５
９は、たとえば、反対（ｃｏｕｎｔｅｒ ） ドーピン
グにより形成することができる。層４８にＮ−エビを使
用すればマスク９６の必要が無い（第３Ｆ図および第４
図）。得られる構造を第３に図に示す。ただし、領域５
１．５２．５３のドーピングを高めたい場合には、マス
ク９６を用いることができる。
。層４８は真性（すなわち、付着したままの導電率変更
ドーパントが実質的に皆無）かＮ−であることが好まし
い。層４８がＮ−のときは、領域５１．５２および５３
にドーピング・ステップまたはマスキング・ステップが
不要である。これらの領域が層４Ｂにより自動的に設け
られるからである。π領域４９．５０はこの場合には存
在しない。層４８のＮドーピングは軽いのでＰ−領域５
９は、たとえば、反対（ｃｏｕｎｔｅｒ ） ドーピン
グにより形成することができる。層４８にＮ−エビを使
用すればマスク９６の必要が無い（第３Ｆ図および第４
図）。得られる構造を第３に図に示す。ただし、領域５
１．５２．５３のドーピングを高めたい場合には、マス
ク９６を用いることができる。
平方あたり約２００オームのＰ型の領域５７と実質上真
性材料の約１．２μｍの層４８とを有する構造について
は、領域４７のシート抵抗は平方Ｎ型あたり３０〜８０
オームの範囲にあって典型的には平方あたり約４０オー
ムであることが望ましく、領域５１．５２゜５３および
５９の厚さは層４８とほぼ同じである。領域５４．５５
．５Ｂ、および６０は表面から約０．２〜０．６μｍの
深さで、約０．４μｍが代表的である。領域６２゜８３
．６４および６５は表面から約０．１〜（１，５ａｍの
深さであり、約０．２μｍが代表的である。
性材料の約１．２μｍの層４８とを有する構造について
は、領域４７のシート抵抗は平方Ｎ型あたり３０〜８０
オームの範囲にあって典型的には平方あたり約４０オー
ムであることが望ましく、領域５１．５２゜５３および
５９の厚さは層４８とほぼ同じである。領域５４．５５
．５Ｂ、および６０は表面から約０．２〜０．６μｍの
深さで、約０．４μｍが代表的である。領域６２゜８３
．６４および６５は表面から約０．１〜（１，５ａｍの
深さであり、約０．２μｍが代表的である。
ＰＮＰ装置のベース幅は領域５３と領域５５との厚さの
差で制御され、ＮＰＮ装置のベース幅は領域５６と６４
との厚さの差により制御される。当業者はこれらベース
幅を如何に調節して所望の装置特性を得るべきかがわか
るであろう。
差で制御され、ＮＰＮ装置のベース幅は領域５６と６４
との厚さの差により制御される。当業者はこれらベース
幅を如何に調節して所望の装置特性を得るべきかがわか
るであろう。
装置の横方向寸法は一般に分解可能な最小線幅とマスク
とマスクとの位置合せ公差とにより制限される。一般に
、ゲート７Ｂ’ 、 ８６’ 、および接触量ロア８′
、８０′、８２′、および８４′は最小幅と最小分離幅
となり、すべて一つのマスクによっている。これにより
小じんまりとまとまった構造が可能となる。マスクの典
型的な最小開口幅と最小間隔とは約０．５から２．０μ
ｍの範囲にあるのが便利で、約１．０μｍが現行の光学
リソグラフィ機械の能力の代表的なものである。ただし
、もっと小さい開口と間隔とを電子ビーム法およびＸ線
法を用いて実現することができる。当業者は、ここに述
べる教示に基いて、各種装置に対してマスク開口と間隔
とを如何に調節して全体の面積を最小にできるかを理解
するであろう。ゲート７Ｂ’ と８６′ とが最小幅開
口の場合には、ゲート接触開口アロ′と８６′とは同じ
かそれより大きな幅、すなわち、第３Ｊ図、第３に図、
第５Ａ図、第５Ｂ図、および第６図に示すより広い幅の
ものである。
とマスクとの位置合せ公差とにより制限される。一般に
、ゲート７Ｂ’ 、 ８６’ 、および接触量ロア８′
、８０′、８２′、および８４′は最小幅と最小分離幅
となり、すべて一つのマスクによっている。これにより
小じんまりとまとまった構造が可能となる。マスクの典
型的な最小開口幅と最小間隔とは約０．５から２．０μ
ｍの範囲にあるのが便利で、約１．０μｍが現行の光学
リソグラフィ機械の能力の代表的なものである。ただし
、もっと小さい開口と間隔とを電子ビーム法およびＸ線
法を用いて実現することができる。当業者は、ここに述
べる教示に基いて、各種装置に対してマスク開口と間隔
とを如何に調節して全体の面積を最小にできるかを理解
するであろう。ゲート７Ｂ’ と８６′ とが最小幅開
口の場合には、ゲート接触開口アロ′と８６′とは同じ
かそれより大きな幅、すなわち、第３Ｊ図、第３に図、
第５Ａ図、第５Ｂ図、および第６図に示すより広い幅の
ものである。
本発明について述べてきたが、当業者には本発明が非常
に柔軟性のある共通の一連のプロセス・ステップとマス
クにより共通の基板上にＣＢＩＣＭＯＳ装置を形成する
改良された手段と方法とを提供すること、得られる構造
が非常にコンパクトで且つ内部分離されているのでＮ型
装置とＰ型装置との間の不要な相互作用が全体の回路性
能を犠牲にすることなく回避されることが明らかであろ
う。
に柔軟性のある共通の一連のプロセス・ステップとマス
クにより共通の基板上にＣＢＩＣＭＯＳ装置を形成する
改良された手段と方法とを提供すること、得られる構造
が非常にコンパクトで且つ内部分離されているのでＮ型
装置とＰ型装置との間の不要な相互作用が全体の回路性
能を犠牲にすることなく回避されることが明らかであろ
う。
更に、ここに示した説明に基き、本発明の手段および方
法を広範多様な半導体材料および基板に適用することが
でき、更に非常に多様な組合せＣＢＩＣＭＯＳ回路を実
現するに必要なＮ領域およびＰ領域の組合せが得られ、
このような変化は、ここの教示によれば、当業者には明
らかである。
法を広範多様な半導体材料および基板に適用することが
でき、更に非常に多様な組合せＣＢＩＣＭＯＳ回路を実
現するに必要なＮ領域およびＰ領域の組合せが得られ、
このような変化は、ここの教示によれば、当業者には明
らかである。
したがって、ここに述べる教示に基いて考え得るこれら
および他の変形は特許請求の範囲に含めるつもりである
。
および他の変形は特許請求の範囲に含めるつもりである
。
第１Ａ図は重入力ＣＢＩＣＭＯＳ回路の概要電気回路図
であり、第１Ｂ図は２人力ＣＢＩＣＭＯＳ回路の概要電
気回路図である。 第２図は本発明による第１Ａ図の里人力ＣＢＩＣＭＯＳ
回路を備える半導体基板の一部を通る簡略断面図である
。 第３Ａ図〜第３１図は第２図と同じであるが製造の異な
る段階での簡略断面図である。 第３に図は第３１図と同じであるが本発明の他の実施例
による断面図である。 第４図は、簡略概要平面図により、第３Ａ図〜第３Ｊ図
の断面で示す各種マスク開口の組合せを示す。 第５Ａ図、第５Ｂ図は第４図と同じ平面図であるが、更
に簡略化して第２図および第３Ｊ図、第３に図の装置断
面の各種領域の相互接続に使用される導体を示す、本発
明の二つの実施例による平面図である。 第６Ａ図は第５Ｂ図のものと同じ平面図であり、第６Ｂ
図は第２図と同じ断面であるが、本発明の更に別の実施
例による２人力ＣＢＩＣＭＯ５回路に対するものである
。 ２６．２８・・・・・・バイポーラ・トランジスタ、３
４・・・・・・電源レール、 ３６・・・・・・接地レ
ール、４０・・・・・・基板、 ４２・・・・・・第１
領域、 ４４・・・・・・第２領域、 ７０，７１，７
２・・・・・・分離壁。
であり、第１Ｂ図は２人力ＣＢＩＣＭＯＳ回路の概要電
気回路図である。 第２図は本発明による第１Ａ図の里人力ＣＢＩＣＭＯＳ
回路を備える半導体基板の一部を通る簡略断面図である
。 第３Ａ図〜第３１図は第２図と同じであるが製造の異な
る段階での簡略断面図である。 第３に図は第３１図と同じであるが本発明の他の実施例
による断面図である。 第４図は、簡略概要平面図により、第３Ａ図〜第３Ｊ図
の断面で示す各種マスク開口の組合せを示す。 第５Ａ図、第５Ｂ図は第４図と同じ平面図であるが、更
に簡略化して第２図および第３Ｊ図、第３に図の装置断
面の各種領域の相互接続に使用される導体を示す、本発
明の二つの実施例による平面図である。 第６Ａ図は第５Ｂ図のものと同じ平面図であり、第６Ｂ
図は第２図と同じ断面であるが、本発明の更に別の実施
例による２人力ＣＢＩＣＭＯ５回路に対するものである
。 ２６．２８・・・・・・バイポーラ・トランジスタ、３
４・・・・・・電源レール、 ３６・・・・・・接地レ
ール、４０・・・・・・基板、 ４２・・・・・・第１
領域、 ４４・・・・・・第２領域、 ７０，７１，７
２・・・・・・分離壁。
Claims (1)
- 【特許請求の範囲】 １、主面と、主面まで延在し分離領域により横方向に分
離されている第１および第２の半導体領域とを有する相
補型バイポーラと相補型ＭＯＳ装置との集積構造であっ
て、 第１の領域は、表面から隔てられた第１型の第１の部分
と、第１の部分から表面に向って延び、第１領域の部分
により隔てられている第１型の第２および第３の部分と
、それぞれ第２および第３の部分と接触し、表面まで延
在すると共に第１の領域の部分に形成された第２型の第
１チャンネル領域により隔てられている、第１型とは反
対の第２型の第４および第５の部分と、表面まで延在し
ている第１型の第６および第７の隔離された部分とを備
え、第６の部分は第２の部分と接触しており、第７の部
分は第５の部分と接触しており第４および第５の部分は
第１のＭＯＳトランジスタのソースとドレインとを形成
し、第７、第５、および第３の部分が第１のバイポーラ
・トランジスタを形成しており、 第２の領域は、第１の表面から隔てられている第２型の
第１の部分と、第１の部分から第１の表面に向って延び
る第２型の第２の部分と、第１の部分から表面まで延び
ている第１型の第３の部分と、第２型の第４および第５
の隔離された部分とから成り、第４の部分は第２の部分
と接触しており、第５の部分は第３の部分と接触してお
り、第１型の第６および第７の部分は第２の部分に配設
された第１型の第２のチャンネル領域によって隔てられ
ており、第７の部分は第３の領域と接触し、第６および
第７の部分は第１のＭＯＳトランジスタと相補的な第２
のＭＯＳトランジスタのソースとドレインとを形成し、
第５、第３、および第１の部分が第１のバイポーラと相
補的の第２のバイポーラ・トランジスタを形成しており
、 第１のチャンネル領域の上層を成す第１のゲート手段と
第２のチャンネル領域の上層を成す第２のゲート手段と
、 第１の領域の第７の部分と第２の領域の第５の部分とを
接続する第１の接続手段と、 第１の領域の第５の部分と第２の領域の第７の部分とを
接続する第２の接続手段と、 第１および第２のゲート手段とを相互接続する第３の接
続手段と、 を具備することを特徴とする相補型バイポーラと相補型
ＭＯＳ装置との集積構造。 ２、第１および第２の横方向に分離された半導体領域を
有する基板と、 第１の領域に配設された第１型のソース、ドレイン、お
よびチャンネルを有する第１のＭＯＳトランジスタと、 第１の領域に配設された、第１型のベースと、第１型と
は反対の第２型のエミッタおよびコレクタとを有する第
１のバイポーラ・トランジスタと、第２の領域に配設さ
れた第２型のソース、ドレイン、およびチャンネルを有
する第２のＭＯＳトランジスタと、 第２の領域に配設された、第２型のベースと、第１型の
エミッタおよびコレクタとを有する第２のバイポーラ・
トランジスタと を具備することを特徴とする相補型バイポーラと相補型
ＭＯＳ装置との組合せ構造。 ３、分離手段により横方向に分離され且つ主面まで延び
ている第１および第２の半導体領域を有し、第１領域は
第１の表面から分離されている第１導電型の第１の部分
を有しており、第２の領域は表面から分離されている第
１型とは反対の第２導電型の第１の部分を有している基
板を準備することと、 いずれかの順序で、（１）第２の領域に、第２の領域の
第１の部分に接触し且つ表面まで延びる第２型の第２の
部分を形成するステップと、（ｉｉ）第１の領域に、第
１の領域の第１の部分と接触し且つ表面まで延びると共
に第１の領域の一部により隔てられる第１型の第２およ
び第３部分を設け、第２の領域に、第２の領域の第１の
部分と接触し且つ表面まで延びる第１型の第３の部分を
設けるステップと、 第１および第２の両領域に、表面まで延びる第２型の第
４および第５の隔離された部分を形成し、各領域の第５
の部分は各領域の第３の部分の一部により各領域の第１
の部分から分離されているようにすることと、 第１および第２の両領域に、表面まで延びる第１型の第
６および第７の隔離された部分を形成し、第２の領域で
第６および第７の部分は第２の領域の第２の部分内に延
び且つ第２の領域の第２の部分の幾分かにより分離され
るようにすることと、表面上に第１の領域の第５の部分
と第２の領域の第７の部分とを相互に接続する第１の導
体と第２の領域の第５の部分と第１の領域の第７の部分
とを相互に接続する第２の導体とを設けることと、を具
備することを特徴とする半導体装置構造を形成する方法
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US105,161 | 1987-10-06 | ||
| US07/105,161 US4830973A (en) | 1987-10-06 | 1987-10-06 | Merged complementary bipolar and MOS means and method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01123458A true JPH01123458A (ja) | 1989-05-16 |
Family
ID=22304379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63250019A Pending JPH01123458A (ja) | 1987-10-06 | 1988-10-05 | 相補型バイポーラと相補型ｍｏｓとを組合せた手段およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4830973A (ja) |
| EP (1) | EP0310797B1 (ja) |
| JP (1) | JPH01123458A (ja) |
| KR (1) | KR0139005B1 (ja) |
| DE (1) | DE3855775T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481271A (en) * | 1987-09-22 | 1989-03-27 | Nec Corp | Conductivity-modulation type mosfet |
| SE461428B (sv) * | 1988-06-16 | 1990-02-12 | Ericsson Telefon Ab L M | Foerfarande foer att paa ett underlag av halvledarmaterial framstaella en bipolaer transistor eller en bipolaer transistor och en faelteffekttransistor eller en bipolaer transistor och en faelteffekttransistor med en komplementaer faelteffekttransistor och anordningar framstaellda enligt foerfarandena |
| JP2549726B2 (ja) * | 1989-01-30 | 1996-10-30 | 株式会社東芝 | 半導体集積回路とその製造方法 |
| US5001073A (en) * | 1990-07-16 | 1991-03-19 | Sprague Electric Company | Method for making bipolar/CMOS IC with isolated vertical PNP |
| US5119160A (en) * | 1990-11-19 | 1992-06-02 | Hall John H | Clocked CBICMOS integrated transistor structure |
| GB2255226B (en) * | 1991-04-23 | 1995-03-01 | Intel Corp | Bicmos process for counter doped collector |
| US5134082A (en) * | 1991-06-10 | 1992-07-28 | Motorola, Inc. | Method of fabricating a semiconductor structure having MOS and bipolar devices |
| US5248624A (en) * | 1991-08-23 | 1993-09-28 | Exar Corporation | Method of making isolated vertical pnp transistor in a complementary bicmos process with eeprom memory |
| US5994755A (en) * | 1991-10-30 | 1999-11-30 | Intersil Corporation | Analog-to-digital converter and method of fabrication |
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| JPH06151859A (ja) * | 1992-09-15 | 1994-05-31 | Canon Inc | 半導体装置 |
| US5889315A (en) * | 1994-08-18 | 1999-03-30 | National Semiconductor Corporation | Semiconductor structure having two levels of buried regions |
| DE10350162B4 (de) * | 2003-10-28 | 2011-07-28 | Infineon Technologies AG, 81669 | Halbleiterbauteil |
| DE602005019244D1 (de) | 2005-11-25 | 2010-03-25 | St Microelectronics Srl | Transistorstruktur mit hoher Eingangsimpedanz und hohem Stromvermögen und zugehöriges Herstellungsverfahren |
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Citations (2)
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| JPS62174965A (ja) * | 1986-01-28 | 1987-07-31 | Nec Corp | 集積回路 |
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| US3648128A (en) * | 1968-05-25 | 1972-03-07 | Sony Corp | An integrated complementary transistor circuit chip with polycrystalline contact to buried collector regions |
| US4546370A (en) * | 1979-02-15 | 1985-10-08 | Texas Instruments Incorporated | Monolithic integration of logic, control and high voltage interface circuitry |
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| US4378630A (en) * | 1980-05-05 | 1983-04-05 | International Business Machines Corporation | Process for fabricating a high performance PNP and NPN structure |
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| US4402003A (en) * | 1981-01-12 | 1983-08-30 | Supertex, Inc. | Composite MOS/bipolar power device |
| JPS57162359A (en) * | 1981-03-30 | 1982-10-06 | Toshiba Corp | Semiconductor device |
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| US4646124A (en) * | 1984-07-30 | 1987-02-24 | Sprague Electric Company | Level shifting BIMOS integrated circuit |
| GB2164790A (en) * | 1984-09-19 | 1986-03-26 | Philips Electronic Associated | Merged bipolar and field effect transistors |
| US4593459A (en) * | 1984-12-28 | 1986-06-10 | Gte Laboratories Incorporated | Monolithic integrated circuit structure and method of fabrication |
-
1987
- 1987-10-06 US US07/105,161 patent/US4830973A/en not_active Expired - Lifetime
-
1988
- 1988-08-22 EP EP88113597A patent/EP0310797B1/en not_active Expired - Lifetime
- 1988-08-22 DE DE3855775T patent/DE3855775T2/de not_active Expired - Fee Related
- 1988-10-05 KR KR1019880012950A patent/KR0139005B1/ko not_active Expired - Fee Related
- 1988-10-05 JP JP63250019A patent/JPH01123458A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100461A (en) * | 1980-01-17 | 1981-08-12 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor ic device |
| JPS62174965A (ja) * | 1986-01-28 | 1987-07-31 | Nec Corp | 集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3855775D1 (de) | 1997-03-13 |
| DE3855775T2 (de) | 1997-07-31 |
| US4830973A (en) | 1989-05-16 |
| EP0310797A1 (en) | 1989-04-12 |
| KR0139005B1 (ko) | 1998-04-30 |
| EP0310797B1 (en) | 1997-01-29 |
| KR890007423A (ko) | 1989-06-19 |
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