JPH0372680A - 半導体材料、光電子集積回路素子並びに材料の結晶成長法 - Google Patents
半導体材料、光電子集積回路素子並びに材料の結晶成長法Info
- Publication number
- JPH0372680A JPH0372680A JP2059442A JP5944290A JPH0372680A JP H0372680 A JPH0372680 A JP H0372680A JP 2059442 A JP2059442 A JP 2059442A JP 5944290 A JP5944290 A JP 5944290A JP H0372680 A JPH0372680 A JP H0372680A
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- crystal layer
- gaas
- inp
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＧａＡｓまたｉ；ｌ：ＩｎＰ払板上板上ｉま
たはＳｉＧｅ（以下、単にＳｌという）結晶層を設けた
半導体材料、当該材料上に光素子と電子素子を集積した
光電子集積回路素子、並びに材料の結晶成長法に関する
。
たはＳｉＧｅ（以下、単にＳｌという）結晶層を設けた
半導体材料、当該材料上に光素子と電子素子を集積した
光電子集積回路素子、並びに材料の結晶成長法に関する
。
■−Ｖ族二元合金の化合物半導体利料の代表であるＧａ
ＡｓまたはＩｎＰは、レーザダイオード、発光ダイオー
ド、ＩＣなど、実に様々な半導体デバイスとして製品化
または開発が進められている。
ＡｓまたはＩｎＰは、レーザダイオード、発光ダイオー
ド、ＩＣなど、実に様々な半導体デバイスとして製品化
または開発が進められている。
例えばＧａＡｓを用いたデバイスとして、第４図に示す
如＜Ｓｉ基板５１上にＧａＡｓ結晶層５３を成長させた
半導体材料が提供されている。なお、Ｓｉ基板５１とＧ
ａＡｓ結晶層５３との間には格子定数の不整合を緩和す
るためにバッファ層５２を介在させることがある。
如＜Ｓｉ基板５１上にＧａＡｓ結晶層５３を成長させた
半導体材料が提供されている。なお、Ｓｉ基板５１とＧ
ａＡｓ結晶層５３との間には格子定数の不整合を緩和す
るためにバッファ層５２を介在させることがある。
ＩｎＰの場合も同様に第４図に示すように、Ｓｉ基板５
１上に直接もしくはバッファ層５２を介してＩｎＰ結晶
層５３を成長させた半導体材料が提供されている。
１上に直接もしくはバッファ層５２を介してＩｎＰ結晶
層５３を成長させた半導体材料が提供されている。
この神の半導体材料上、土にＧ ａ ／ｌ ｓ系また４
：１ｌｎＰ系太陽電池を始めとする各種デバイスに採用
されているが、デバイスの一層の性能向上のためにはＧ
ａＡｓまたはＩｎＰ結晶が高品質であることが望ましい
。
：１ｌｎＰ系太陽電池を始めとする各種デバイスに採用
されているが、デバイスの一層の性能向上のためにはＧ
ａＡｓまたはＩｎＰ結晶が高品質であることが望ましい
。
特に、最近は高度情報化社会において光通信システムの
大機能化、高性能化が益々重要性を帯びてきており、特
に光通信システムに有望視されている光電子集積回路素
子（ＯＢＩＣ）においても高品質ＧａＡｓまたはＩｎＰ
結晶が必要とされる。
大機能化、高性能化が益々重要性を帯びてきており、特
に光通信システムに有望視されている光電子集積回路素
子（ＯＢＩＣ）においても高品質ＧａＡｓまたはＩｎＰ
結晶が必要とされる。
０ＥＩＣは、受光素子や発光素子などの光素子と電界効
果トランジスタなどの電子素子とを半導体基板上にモノ
リシンク集積したものである。例えば、光通信システム
における中継器は、光信号を受光素子で電気信号に変換
し、電気信号を電子素子により増幅・整形処理し、処理
された電気信号を発光素子に印加し、そこで光信号に再
度変換する機能を有する。−船釣に、モノリシンク集積
することにより、大機能化、高性能化、低価格化を実現
できる。０ＲＩＣの高度化を達成するための一つの重要
な要素として、０Ｅｔｃ用基板及び光素子用エピタキシ
ャル膜を高品質化することである。
果トランジスタなどの電子素子とを半導体基板上にモノ
リシンク集積したものである。例えば、光通信システム
における中継器は、光信号を受光素子で電気信号に変換
し、電気信号を電子素子により増幅・整形処理し、処理
された電気信号を発光素子に印加し、そこで光信号に再
度変換する機能を有する。−船釣に、モノリシンク集積
することにより、大機能化、高性能化、低価格化を実現
できる。０ＲＩＣの高度化を達成するための一つの重要
な要素として、０Ｅｔｃ用基板及び光素子用エピタキシ
ャル膜を高品質化することである。
上記第４図に示す如き構造のＧａＡｓ系半導体材料では
、ＧａＡｓ結晶層５３は通常はＭＯＶＰＥなどによって
エピタキシャル成長させており、さらにＧａＡｓの結晶
性向上を計るためＳｉ基板５１とＧａＡｓ結晶層５３と
の間に歪超格子などのバッファ層５２を介しているが、
現在のところＳｉ基板に対するＧａＡｓ結晶層のエッチ
ピット密度（ＥＰＤ）は１０６／ｃＪ程度であり、在来
のＭＯＶＰＥなどではＧａＡｓ結晶層の高品質化には限
度がある。
、ＧａＡｓ結晶層５３は通常はＭＯＶＰＥなどによって
エピタキシャル成長させており、さらにＧａＡｓの結晶
性向上を計るためＳｉ基板５１とＧａＡｓ結晶層５３と
の間に歪超格子などのバッファ層５２を介しているが、
現在のところＳｉ基板に対するＧａＡｓ結晶層のエッチ
ピット密度（ＥＰＤ）は１０６／ｃＪ程度であり、在来
のＭＯＶＰＥなどではＧａＡｓ結晶層の高品質化には限
度がある。
上記の事柄はＩｎＰの場合にも当て嵌まり、Ｓｉ基板に
対するＩｎＰ結晶層のＥＰＤは１０６／ｃＪ程度である
。
対するＩｎＰ結晶層のＥＰＤは１０６／ｃＪ程度である
。
先にも述べたように、０ＥＩＣを始めとする半導体デバ
イスの高性能化には結晶の高品質化が不可欠であり、換
言するとＥＰＤの数値を低減すること（少なくとも１０
’／ｃ−＋ｉ程度以下）が必要であり、これに基づきよ
り一層高品質なＧａＡｓまたはＩｎＰ結晶層を得る試み
がなされているのが現状である。
イスの高性能化には結晶の高品質化が不可欠であり、換
言するとＥＰＤの数値を低減すること（少なくとも１０
’／ｃ−＋ｉ程度以下）が必要であり、これに基づきよ
り一層高品質なＧａＡｓまたはＩｎＰ結晶層を得る試み
がなされているのが現状である。
従って、本発明の目的は、Ｓｉ基板上に高品質のＧａＡ
ｓまたはＩｎＰ結晶層を設けた半導体材料、当該材料を
用いて作製したＯＢＩＣ１並びに前記材料の結晶成長法
を提供することにある。
ｓまたはＩｎＰ結晶層を設けた半導体材料、当該材料を
用いて作製したＯＢＩＣ１並びに前記材料の結晶成長法
を提供することにある。
本発明者らは、Ｓｉ基板上に対して高品質なＧａＡｓま
たはＴｎＰ結晶層を得るべく、種々の検討を重ねた結果
、通常のＭＯＶＰＥなとの薄膜結晶成長技術によるＧａ
ＡｓまたはＩｎＰ結晶層の高品質化には限度があるが、
ＧａＡｓまたはＩｎＰ基板には高品質結晶のもの（Ｇａ
Ａｓ基板： ＥＰＤ＝Ｉ Ｏ’ ／ｃｄ程度以下、Ｉｎ
Ｐ基板：ＥＰＤ＝ＩＯ：Ｉ／Ｃ−程度以下）が既に提供
されており、この高品質なＧａＡｓまたは１ｎＰ結晶基
板を結晶層として使用すれば、結果としてＧａＡｓまた
はＩｎＰ結晶層の高品質化になるではないかということ
に先ず着眼した。
たはＴｎＰ結晶層を得るべく、種々の検討を重ねた結果
、通常のＭＯＶＰＥなとの薄膜結晶成長技術によるＧａ
ＡｓまたはＩｎＰ結晶層の高品質化には限度があるが、
ＧａＡｓまたはＩｎＰ基板には高品質結晶のもの（Ｇａ
Ａｓ基板： ＥＰＤ＝Ｉ Ｏ’ ／ｃｄ程度以下、Ｉｎ
Ｐ基板：ＥＰＤ＝ＩＯ：Ｉ／Ｃ−程度以下）が既に提供
されており、この高品質なＧａＡｓまたは１ｎＰ結晶基
板を結晶層として使用すれば、結果としてＧａＡｓまた
はＩｎＰ結晶層の高品質化になるではないかということ
に先ず着眼した。
この観点に基づき、本発明者らは、従来のＳｉ基板上に
ＧａＡｓまたはｌｎＰ結晶層を設けるのとは逆に、Ｇａ
ＡｓまたはＩｎＰ基板（特に高品質単結晶基板）上にＳ
ｉまたは５ｔＧｅ（以下、単にＳｉという）結晶層を成
長させ〔必要ならばバッファ層を両者間に入れる（第１
図参照） ） 、ＧａＡｓ系またはＩｎＰ系半導体デバ
イスとしては作製された半導体材料を逆様にして使用す
ればいいこと、すなわちＧａＡｓ系ではＳｉ結晶層をＳ
ｉ基板、ＧａＡｓ基板をＧａＡｓ結晶層として、ＩｎＰ
系ではＳｉ結晶層をＳｉ基板、ＩｎＰ基板をＩｎＰ結晶
層として用いることを着想した。
ＧａＡｓまたはｌｎＰ結晶層を設けるのとは逆に、Ｇａ
ＡｓまたはＩｎＰ基板（特に高品質単結晶基板）上にＳ
ｉまたは５ｔＧｅ（以下、単にＳｉという）結晶層を成
長させ〔必要ならばバッファ層を両者間に入れる（第１
図参照） ） 、ＧａＡｓ系またはＩｎＰ系半導体デバ
イスとしては作製された半導体材料を逆様にして使用す
ればいいこと、すなわちＧａＡｓ系ではＳｉ結晶層をＳ
ｉ基板、ＧａＡｓ基板をＧａＡｓ結晶層として、ＩｎＰ
系ではＳｉ結晶層をＳｉ基板、ＩｎＰ基板をＩｎＰ結晶
層として用いることを着想した。
ところで、半導体デバイスを作製する際に基板は一般に
は最低でも２００μｍ程度以上の厚さが必要であり、Ｓ
ｉ結晶層をＳｉ基板とするにはＳｉ結晶層を少なくとも
その厚さまで成長さセる必要がある。しかしながら、Ｇ
ａＡｓまたはＩｎＰ基板上にＳｉ結晶層を成長させるの
に通常のＶＰＥ、ＬＰＥなどを用いた場合、厚さは高々
数十ミクロン程度が限度であり、それ以上にＳｒ結晶層
を厚くするのは至極困難である。そのため、ＧａＡｓま
たはＩｎＰ基板上にＳｉ結晶層を成長させても、Ｓｉ結
晶層を基板として用いるには無理がある。
は最低でも２００μｍ程度以上の厚さが必要であり、Ｓ
ｉ結晶層をＳｉ基板とするにはＳｉ結晶層を少なくとも
その厚さまで成長さセる必要がある。しかしながら、Ｇ
ａＡｓまたはＩｎＰ基板上にＳｉ結晶層を成長させるの
に通常のＶＰＥ、ＬＰＥなどを用いた場合、厚さは高々
数十ミクロン程度が限度であり、それ以上にＳｒ結晶層
を厚くするのは至極困難である。そのため、ＧａＡｓま
たはＩｎＰ基板上にＳｉ結晶層を成長させても、Ｓｉ結
晶層を基板として用いるには無理がある。
そこで、本発明者らはさらに鋭意研究に勤しんだ結果、
ＧａＡｓまたはＩｎＰ基板上にＳｉ結晶層をｙ。
ＧａＡｓまたはＩｎＰ基板上にＳｉ結晶層をｙ。
ｙＯ溶質供給法（詳細は後述する）によってエピタキシ
ャル成長させれば、Ｓｉ結晶層を少なくとも２００μｍ
程度以上と厚く形成でき、Ｓｉ結晶層をＳｉ基板として
使用することが可能となり、高品質な単結晶ＧａＡｓま
たはＩｎＰ基板をそのまま高品質なＧａＡｓまたはＩｎ
Ｐ結晶層に転換できることを見出し、本発明を完成する
に至った。
ャル成長させれば、Ｓｉ結晶層を少なくとも２００μｍ
程度以上と厚く形成でき、Ｓｉ結晶層をＳｉ基板として
使用することが可能となり、高品質な単結晶ＧａＡｓま
たはＩｎＰ基板をそのまま高品質なＧａＡｓまたはＩｎ
Ｐ結晶層に転換できることを見出し、本発明を完成する
に至った。
すなわち、本発明は、ＧａＡｓまたはＩｎＰ基板上に直
接もしくはバッファ層を介してＳｉ結晶層を設けた半導
体材料、当該半導体材料上に光素子と電子素子を集積し
た光電子集積回路素子（ＯＢＩＣ）、並びにＧａＡｓま
たはＩｎＰ基板上に直接もしくはバッファ層を成長させ
た後にｙｏ−ｙｏ溶質供給法を用いてＳｉ結晶層を成長
させる半導体材料の結晶成長法である。
接もしくはバッファ層を介してＳｉ結晶層を設けた半導
体材料、当該半導体材料上に光素子と電子素子を集積し
た光電子集積回路素子（ＯＢＩＣ）、並びにＧａＡｓま
たはＩｎＰ基板上に直接もしくはバッファ層を成長させ
た後にｙｏ−ｙｏ溶質供給法を用いてＳｉ結晶層を成長
させる半導体材料の結晶成長法である。
本発明では、ＧａＡｓまたはＩｎＰ基板に対してｙ。
ｙＯ溶質供給法を用いることでＳｉ結晶層を厚く（２０
０μｍ程度以上）形威できるようになったわけで、Ｓｉ
結晶層をＳｉ基板、ＧａＡｓまたはＩｎＰ基板をＧａＡ
ｓまたはＩｎＰ結晶層として使用することで、０ＢＩＣ
や半導体デバイスの高品質化を実現できる。特に、本発
明の半導体材料を用いて作製したＯＢＩＣは、当該材料
上に集積させる電子素子（ＦＥＴなと）のＳｉ系ＬＳＩ
作製プロセス及び光素子（ＬＤ、フォトダイオードなど
）の作製プロセスをそのまま利用でき、０ＥＩＣの実現
が容易である。
０μｍ程度以上）形威できるようになったわけで、Ｓｉ
結晶層をＳｉ基板、ＧａＡｓまたはＩｎＰ基板をＧａＡ
ｓまたはＩｎＰ結晶層として使用することで、０ＢＩＣ
や半導体デバイスの高品質化を実現できる。特に、本発
明の半導体材料を用いて作製したＯＢＩＣは、当該材料
上に集積させる電子素子（ＦＥＴなと）のＳｉ系ＬＳＩ
作製プロセス及び光素子（ＬＤ、フォトダイオードなど
）の作製プロセスをそのまま利用でき、０ＥＩＣの実現
が容易である。
しかして、ｙｏ−ｙｏ溶質供給法は、その具体的詳細は
以下の実施例で述べるが、「発光素子用材料およびその
製作方法」 （特開昭６３−８１９８９Ｍ公報、特願昭
６１−２２６２７５号）に開示の製作方法のことであり
、重力場と溶液の比重が溶液中に含まれる溶質の濃度に
依存することを利用したものであり、所望の結晶成長層
（本発明ではＳｉ結晶層）を得るのに温度を周期的に上
下させることからそう命名されたのである。
以下の実施例で述べるが、「発光素子用材料およびその
製作方法」 （特開昭６３−８１９８９Ｍ公報、特願昭
６１−２２６２７５号）に開示の製作方法のことであり
、重力場と溶液の比重が溶液中に含まれる溶質の濃度に
依存することを利用したものであり、所望の結晶成長層
（本発明ではＳｉ結晶層）を得るのに温度を周期的に上
下させることからそう命名されたのである。
このｙｏ−ｙｏ溶質供給法によるＳｉ結晶層の成長につ
いて略述すると、ＧａＡｓまたはＩｎＰ ５板を上方に
、原料となるＳｉ多結晶を下方に配置し、その間をＳｉ
より比重が大きい溶媒（例えばＩｎ、 Ｓｎ、またはＢ
ｉなど）にＳｉを飽和させた溶液で満たす。さらに、温
度を周期的に上下させることで、下方のＳｉ多結晶が溶
液中に供給され、ＧａＡｓまたはＩｎＰ基板側にはＳｉ
結晶層が成長することになる。
いて略述すると、ＧａＡｓまたはＩｎＰ ５板を上方に
、原料となるＳｉ多結晶を下方に配置し、その間をＳｉ
より比重が大きい溶媒（例えばＩｎ、 Ｓｎ、またはＢ
ｉなど）にＳｉを飽和させた溶液で満たす。さらに、温
度を周期的に上下させることで、下方のＳｉ多結晶が溶
液中に供給され、ＧａＡｓまたはＩｎＰ基板側にはＳｉ
結晶層が成長することになる。
なお、ｙｏ−ｙｏ溶質供給法でＧａＡｓまたはＩｎＰ基
板上にＳｉ結晶層を成長させるに当たり、ＧａＡｓまた
はＩｎＰ基板のメルトバックを防ぐ場合、または格子不
整合を緩和した方がよい場合には、ＭＯＣＶＤ、ＭＢＥ
、ＶＰＥなどによってバッファ層を設けておくことが好
ましい。この場合のバッファ層は、ＳｉＳＳｉ −Ｇｅ
、 ＧａＡｓでもよいし、それ以外の材料でもよい。
板上にＳｉ結晶層を成長させるに当たり、ＧａＡｓまた
はＩｎＰ基板のメルトバックを防ぐ場合、または格子不
整合を緩和した方がよい場合には、ＭＯＣＶＤ、ＭＢＥ
、ＶＰＥなどによってバッファ層を設けておくことが好
ましい。この場合のバッファ層は、ＳｉＳＳｉ −Ｇｅ
、 ＧａＡｓでもよいし、それ以外の材料でもよい。
以下、本発明の半導体材料、０ＥＩＣ１並びに材料の結
晶成長法を実施例に基づいて詳細に説明する。
晶成長法を実施例に基づいて詳細に説明する。
ＧａＡｓ系半導体材料は、第１図に示すように、ＧａＡ
ｓ基板１上に格子整合のためのＳｔバッファ層２をＭＯ
ＣＶＤなどにて形威し、バッファ層２上にＳｉ結晶層３
をｙｏ−ｙｏ溶質供給法によりエピタキシャル成長させ
たものである。
ｓ基板１上に格子整合のためのＳｔバッファ層２をＭＯ
ＣＶＤなどにて形威し、バッファ層２上にＳｉ結晶層３
をｙｏ−ｙｏ溶質供給法によりエピタキシャル成長させ
たものである。
かかる半導体材料は、半導体デバイス化には第４図に示
す従来の材料のように、Ｓｉ結晶層３をＳｉ基板、Ｇａ
Ａｓ基板ｌをＧａＡｓ結晶層として用いることは、前述
した通りである。特に、ＧａＡｓ基板として高品質単結
晶基板を用いれば、当該基板が高品質結晶層となるので
、結果的に高品質なＧａＡｓ結晶層が得られたのと同し
になる。
す従来の材料のように、Ｓｉ結晶層３をＳｉ基板、Ｇａ
Ａｓ基板ｌをＧａＡｓ結晶層として用いることは、前述
した通りである。特に、ＧａＡｓ基板として高品質単結
晶基板を用いれば、当該基板が高品質結晶層となるので
、結果的に高品質なＧａＡｓ結晶層が得られたのと同し
になる。
ＩｎＰ系半導体材料は、第１図において、ＩｎＰ基板１
上にＳｔバッファ層２を設け、さらにＳｉ結晶層３をｙ
ｏ−ｙｏ溶質供給法によりエピタキシャル成長させたも
のである。当該材料もデバイス化に際しては、Ｓｉ結晶
層３をＳｉ基板、ＩｎＰ基板１をＩｎＰ結晶層として逆
様にして供する。
上にＳｔバッファ層２を設け、さらにＳｉ結晶層３をｙ
ｏ−ｙｏ溶質供給法によりエピタキシャル成長させたも
のである。当該材料もデバイス化に際しては、Ｓｉ結晶
層３をＳｉ基板、ＩｎＰ基板１をＩｎＰ結晶層として逆
様にして供する。
しかして、第１図に示した構造を有するＧａＡｓ系半導
体材料の結晶成長法は、ｙｏ−ｙｏ溶質供給法を用いて
次の如く行う。
体材料の結晶成長法は、ｙｏ−ｙｏ溶質供給法を用いて
次の如く行う。
まず、基板には現在市販されている高品質ｎ型ＧａＡｓ
基板（ＥＰＤ＝ １０″／ｃ＋ｆｌ程度）を用い、これ
に気相成長（ＭＯＶＰＥ、ＭＢＥまたはＶＰＥ）でバッ
ファ層を成長させる。バッファ層には、ＭＯＶＰＥ、Ｍ
ＢＥ法による歪超格子構造または通常のＶＰＥ法による
Ｓｉ薄膜を用いる。
基板（ＥＰＤ＝ １０″／ｃ＋ｆｌ程度）を用い、これ
に気相成長（ＭＯＶＰＥ、ＭＢＥまたはＶＰＥ）でバッ
ファ層を成長させる。バッファ層には、ＭＯＶＰＥ、Ｍ
ＢＥ法による歪超格子構造または通常のＶＰＥ法による
Ｓｉ薄膜を用いる。
続いて、この基板上にｙｏ−ｙｏ溶質供給法によりＳｉ
結晶層を成長させる。溶媒に成長温度（９００〜８００
°Ｃ）より１０°Ｃ程度高い温度で飽和するだけのＳｉ
＠溶解させ、これを成長溶液とする。ｙ。
結晶層を成長させる。溶媒に成長温度（９００〜８００
°Ｃ）より１０°Ｃ程度高い温度で飽和するだけのＳｉ
＠溶解させ、これを成長溶液とする。ｙ。
−ｙｏ溶質供給法による第一層目の成長では基板のメル
トバックを防ぐため、１０°Ｃ程度の過飽和をつけて成
長を開始し、０．２〜１．０ ’Ｃ／ ｍｉｎの降温速
度で５０°Ｃ程度降温する。
トバックを防ぐため、１０°Ｃ程度の過飽和をつけて成
長を開始し、０．２〜１．０ ’Ｃ／ ｍｉｎの降温速
度で５０°Ｃ程度降温する。
その後、再び成長開始温度まで昇温し、同様の温度サイ
クルを３０〜５０回程度繰り返すことにより、所望の厚
み（２００μｍ程度）のＳｉ結晶層を成長させる。
クルを３０〜５０回程度繰り返すことにより、所望の厚
み（２００μｍ程度）のＳｉ結晶層を成長させる。
ｒｎＰ系半種半導体材料合もｙｏ−ｙｏ溶質供給法を用
いて略同様に行えばよい。
いて略同様に行えばよい。
次に、本発明の半導体材料を用いた０ＥＩＣの一例を第
２図及び第３図に基づいて説明する。
２図及び第３図に基づいて説明する。
まず、高品質ＧａＡｓ基板Ｓ′を用意し〔第２図（ａ）
参照〕、当該ＧａＡｓに格子整合する異種接合のＡｌＧ
ａＡｓ層１０及びＧａＡｓ層１１をＬＰＥなどによって
ＧａＡｓ基板Ｓ′上りエピタキシャル成長させる〔第２
図（１））参照〕。ここに、ＡｌＧａＡｓ層１０は後の
工程（ｅ）で基板Ｓ′をエツチングにより除去する際の
エソチンゲストツバとして作用するものである。次に、
キャリア濃度が可及的に小さいＳｉ （またはＳｉ −
Ｇ（！混晶）層１２を好適にはＶＰＥによりエピタキシ
ャル成長させる〔第２図（Ｃ）参照〕。当該Ｓ１層１２
はバッファ層として作用する。
参照〕、当該ＧａＡｓに格子整合する異種接合のＡｌＧ
ａＡｓ層１０及びＧａＡｓ層１１をＬＰＥなどによって
ＧａＡｓ基板Ｓ′上りエピタキシャル成長させる〔第２
図（１））参照〕。ここに、ＡｌＧａＡｓ層１０は後の
工程（ｅ）で基板Ｓ′をエツチングにより除去する際の
エソチンゲストツバとして作用するものである。次に、
キャリア濃度が可及的に小さいＳｉ （またはＳｉ −
Ｇ（！混晶）層１２を好適にはＶＰＥによりエピタキシ
ャル成長させる〔第２図（Ｃ）参照〕。当該Ｓ１層１２
はバッファ層として作用する。
その後、前述の半導体材料の製作例の如＜ｙ。
ｙｏ溶質供給法によりＳｉ層１２上にＳｉ （またはＳ
ｉ−Ｇｅ）結晶層Ｓを、少なくとも２００μｍ程度の厚
みに成長させる〔第２図（ｄ）参照〕。これにより、第
１図に示す如き本発明の半導体材料が得られる。かかる
半導体材料において、Ｓｉ結晶層ＳをＳｉ基基板上して
用い０ＢＩＣを作製すべく当該材料を逆様にし、例えば
Ｎｌ１ｎＯＨ： １１２０□系のエッチャントによりＧ
ａＡｓ基板Ｓ′をエツチング除去する〔第２図（ｅ）参
照〕。さらに、ＡｌＧａＡｓ層１０を同様に１ フッ酸系エッチャントにより除去する〔第２図（ｆ）参
照〕。
ｉ−Ｇｅ）結晶層Ｓを、少なくとも２００μｍ程度の厚
みに成長させる〔第２図（ｄ）参照〕。これにより、第
１図に示す如き本発明の半導体材料が得られる。かかる
半導体材料において、Ｓｉ結晶層ＳをＳｉ基基板上して
用い０ＢＩＣを作製すべく当該材料を逆様にし、例えば
Ｎｌ１ｎＯＨ： １１２０□系のエッチャントによりＧ
ａＡｓ基板Ｓ′をエツチング除去する〔第２図（ｅ）参
照〕。さらに、ＡｌＧａＡｓ層１０を同様に１ フッ酸系エッチャントにより除去する〔第２図（ｆ）参
照〕。
この後は、既知の０ＢＩＣ製作技術により半導体材料上
に光素子と電子素子を集積すればよい。
に光素子と電子素子を集積すればよい。
例えば、基本的には露出させたＳ＋基板上にＦＥＴ部分
を、ＧａＡｓ （またはＧａＰ ）層上にＬＤやフォト
ダイオード部分を形威することになる。この際、光素子
部分が電子素子部分よりも嵩高になり段差が生しるが、
この問題点を解消するには、当初から光素子部分を凹状
にしておく、或いは電子素子部分となるＳｉｎ出部分上
にさらにＳ３を成長させておくなどの手段を用いればよ
い。
を、ＧａＡｓ （またはＧａＰ ）層上にＬＤやフォト
ダイオード部分を形威することになる。この際、光素子
部分が電子素子部分よりも嵩高になり段差が生しるが、
この問題点を解消するには、当初から光素子部分を凹状
にしておく、或いは電子素子部分となるＳｉｎ出部分上
にさらにＳ３を成長させておくなどの手段を用いればよ
い。
第２図（ｆ）に示す半導体材料を用いて作製した０ＥＩ
Ｃの一例を第３図に示す。当該材料においてデバイス化
に先立ち電子素子部分のＧａＡｓ層１１及び５４層１２
を適当なエツチング処理により除去し、Ｓｉ結晶を露出
させておく。本０ＥＩＧは、ＧａＡｓ層ｌｌ上に少なく
ともクランド層（ＡＩＧａＡｓなと）２０、活性層（Ｇ
ａＡｓ、 ’ＡｌＧａＡｓなど）２１、及びクラッド層
（ＡＩＧａＡｓなど）２２を含んだ多層をエピタキシ２ ャル成長させ、さらにストライプ構造の電極（ｎ型）２
３などを形威した後、襞間などの処理により共振器構造
となしたＬＤと、露出Ｓｉ基板Ｓ上にイオン打ち込みな
どの既存の技術によりｎ型領域３０（ドーパントとして
は５ｔＸＴｅなど）及びｐ４型領域３１ （ドーパント
としてはＣｄ、 Ｚｎなと）を形威し、電極（ｎ型、ｎ
型、ｎ型）３２．３３．３４を設けてなるＦＥＴとを有
している。なお、Ｓ＋基板Ｓの下面にも電極（ｎ型）４
０が設けられている。
Ｃの一例を第３図に示す。当該材料においてデバイス化
に先立ち電子素子部分のＧａＡｓ層１１及び５４層１２
を適当なエツチング処理により除去し、Ｓｉ結晶を露出
させておく。本０ＥＩＧは、ＧａＡｓ層ｌｌ上に少なく
ともクランド層（ＡＩＧａＡｓなと）２０、活性層（Ｇ
ａＡｓ、 ’ＡｌＧａＡｓなど）２１、及びクラッド層
（ＡＩＧａＡｓなど）２２を含んだ多層をエピタキシ２ ャル成長させ、さらにストライプ構造の電極（ｎ型）２
３などを形威した後、襞間などの処理により共振器構造
となしたＬＤと、露出Ｓｉ基板Ｓ上にイオン打ち込みな
どの既存の技術によりｎ型領域３０（ドーパントとして
は５ｔＸＴｅなど）及びｐ４型領域３１ （ドーパント
としてはＣｄ、 Ｚｎなと）を形威し、電極（ｎ型、ｎ
型、ｎ型）３２．３３．３４を設けてなるＦＥＴとを有
している。なお、Ｓ＋基板Ｓの下面にも電極（ｎ型）４
０が設けられている。
上記○ＥＩＣは材料製作の当初からＧａＡｓ基板を用い
た例であるが、ＩｎＰの場合も構造的には略同様である
。例えば、ＩｎＰを基板Ｓ′に用いた場合に第２図に示
す製作工程図では、エツチングストッパ層１０がＧａ１
ｎＰＡｓ、 ＧａＡｓ層１１がＩｎＰ、クラッド層２０
．２２がＧａ１ｎＰＡｓ、活性層２１がＪｌＧａＰＡｓ
に置き換えるとよい。
た例であるが、ＩｎＰの場合も構造的には略同様である
。例えば、ＩｎＰを基板Ｓ′に用いた場合に第２図に示
す製作工程図では、エツチングストッパ層１０がＧａ１
ｎＰＡｓ、 ＧａＡｓ層１１がＩｎＰ、クラッド層２０
．２２がＧａ１ｎＰＡｓ、活性層２１がＪｌＧａＰＡｓ
に置き換えるとよい。
なお、上記０ＢＩＣは本の一例に過ぎず、本発明の０Ｅ
ＩＣはこれに限定されないことはいうまでもない。
ＩＣはこれに限定されないことはいうまでもない。
本発明の半導体材料、０ＥＩＣ１並びに材料の結晶成長
法は、以上説明したように構成されているので、以下に
記載される如き効果を奏する。
法は、以上説明したように構成されているので、以下に
記載される如き効果を奏する。
ｙｏ−ｙｏ溶質供給法を用いてＧａＡｓまたはＩｎＰ基
板上にＳｉ （またはＳｉ−Ｇｅ）結晶層を成長させる
ことから、Ｓｉ結晶層を厚く形成でき、半導体デバイス
作製時にＳｉ結晶層をＳｉ基板として使用することが可
能となり、特にＧａＡｓまたはＩｎＰ基板に高品質単結
晶基板を採用することで、デバイス化には当言亥ＧａＡ
ｓまたはＩｎＰ基板をそのままＧａＡｓまたはＩｎＰ結
晶層として用いることができるので、極めて容易に高品
質なＧａＡｓまたはＩｎＰ結晶層が得られる。
板上にＳｉ （またはＳｉ−Ｇｅ）結晶層を成長させる
ことから、Ｓｉ結晶層を厚く形成でき、半導体デバイス
作製時にＳｉ結晶層をＳｉ基板として使用することが可
能となり、特にＧａＡｓまたはＩｎＰ基板に高品質単結
晶基板を採用することで、デバイス化には当言亥ＧａＡ
ｓまたはＩｎＰ基板をそのままＧａＡｓまたはＩｎＰ結
晶層として用いることができるので、極めて容易に高品
質なＧａＡｓまたはＩｎＰ結晶層が得られる。
また、本発明の半導体材料を用いて作製した０ＢＩＣは
、材料上に集積させる電子素子（ＦＥＴなと）のＳｔ系
ＬＳＩ作製プロセス及び光素子（ＬＤ、フォトダイオー
ドなど）の作製プロセスをそのまま利用でき、０ＥＩＣ
の実現が容易である。
、材料上に集積させる電子素子（ＦＥＴなと）のＳｔ系
ＬＳＩ作製プロセス及び光素子（ＬＤ、フォトダイオー
ドなど）の作製プロセスをそのまま利用でき、０ＥＩＣ
の実現が容易である。
第１図はｙｏ−ｙｏ溶質供給法によって作製した本発明
の半導体材料の一実施例を示す断面図、第２図（ａ）〜
（ｆ）は半導体材料の製作例を示す工程流れ図、第３図
は第２図（ｆ）の半導体祠料を用いた０ＥＩＣの一例を
示す断面図、第４図は通常のＭＯＶＰＥによって作製し
た従来の半導体材料の断面図である。 Ｓ′ ： ＧａＡｓまたはＩｎＰ基板 ：バッファ層 ：Ｓｉ（またはＳｉ−Ｇｅ）結晶層 ：Ｓｉ結晶層（基板） ： ＧａＡｓ基板（結晶層） ５ ６ （ａ） （Ｃ） （ｅ） 第２図 （ｂ） （ｄ） （ｆ）
の半導体材料の一実施例を示す断面図、第２図（ａ）〜
（ｆ）は半導体材料の製作例を示す工程流れ図、第３図
は第２図（ｆ）の半導体祠料を用いた０ＥＩＣの一例を
示す断面図、第４図は通常のＭＯＶＰＥによって作製し
た従来の半導体材料の断面図である。 Ｓ′ ： ＧａＡｓまたはＩｎＰ基板 ：バッファ層 ：Ｓｉ（またはＳｉ−Ｇｅ）結晶層 ：Ｓｉ結晶層（基板） ： ＧａＡｓ基板（結晶層） ５ ６ （ａ） （Ｃ） （ｅ） 第２図 （ｂ） （ｄ） （ｆ）
Claims (3)
- （１）ＧａＡｓまたはＩｎＰ基板上に直接もしくはバッ
ファ層を介してＳｉまたはＳｉ−Ｇｅ結晶層を設けたこ
とを特徴とする半導体材料。 - （２）請求項（１）記載の半導体材料上に光素子と電子
素子を集積したことを特徴とする光電子集積回路素子。 - （３）ＧａＡｓまたはＩｎＰ基板上に直接もしくはバッ
ファ層を成長させた後にｙｏ−ｙｏ溶質供給法を用いて
ＳｉまたはＳｉ−Ｇｅ結晶層を成長させることを特徴と
する半導体材料の結晶成長法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13394689 | 1989-05-26 | ||
| JP1-133946 | 1989-05-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0372680A true JPH0372680A (ja) | 1991-03-27 |
Family
ID=15116765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2059442A Pending JPH0372680A (ja) | 1989-05-26 | 1990-03-09 | 半導体材料、光電子集積回路素子並びに材料の結晶成長法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0372680A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6074892A (en) * | 1996-05-07 | 2000-06-13 | Ciena Corporation | Semiconductor hetero-interface photodetector |
| US6147391A (en) * | 1996-05-07 | 2000-11-14 | The Regents Of The University Of California | Semiconductor hetero-interface photodetector |
| JP2002308355A (ja) * | 2001-04-12 | 2002-10-23 | Daizo:Kk | ディスペンサー装置 |
| KR20030058571A (ko) * | 2001-12-31 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
-
1990
- 1990-03-09 JP JP2059442A patent/JPH0372680A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6074892A (en) * | 1996-05-07 | 2000-06-13 | Ciena Corporation | Semiconductor hetero-interface photodetector |
| US6130441A (en) * | 1996-05-07 | 2000-10-10 | The Regents Of The University Of California | Semiconductor hetero-interface photodetector |
| US6147391A (en) * | 1996-05-07 | 2000-11-14 | The Regents Of The University Of California | Semiconductor hetero-interface photodetector |
| US6465803B1 (en) | 1996-05-07 | 2002-10-15 | The Regents Of The University Of California | Semiconductor hetero-interface photodetector |
| JP2002308355A (ja) * | 2001-04-12 | 2002-10-23 | Daizo:Kk | ディスペンサー装置 |
| KR20030058571A (ko) * | 2001-12-31 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
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