JPH0373000B2 - - Google Patents
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- JPH0373000B2 JPH0373000B2 JP57045440A JP4544082A JPH0373000B2 JP H0373000 B2 JPH0373000 B2 JP H0373000B2 JP 57045440 A JP57045440 A JP 57045440A JP 4544082 A JP4544082 A JP 4544082A JP H0373000 B2 JPH0373000 B2 JP H0373000B2
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Description
本発明は音声の合成装置に関し、合成音声信号
の品質を高める事を目的とする。 一般に音素片を結合編集に合成された音声信号
の品質は音素片の接続部の処理に依存する。接続
部に発生する波形の急激な変化、即ち不連続性は
高調波ノイズの原因となり、合成音のＳ／Ｎ比を
低下させ、明瞭度を落とす。 本発明は波形接続部の音声信号のデイジタル値
を演算加工し、自然な形で各音素片を係合する事
により高品質の合成音を得る事を可能にするもの
である。 本発明の詳細な内容について、以下音声の時間
軸変換装置をその具体的実施例として説明する。 第１図は従来の時間軸伸長装置を例示するブロ
ツク図である。同図に於て端子１は音声入力端
子、２は出力端子、３及び４はいずれもＮビツト
の例えばBBDなどのアナログシフトレジスト、
５は低域通過フイルタ（LPF）である。６，７，
８及び９はアナログスイツチであり、入力端子１
からアナログシフトレジスタ３或いは４、LPF
５を経て出力端子２に至る音声信号をスイツチ制
御する。かつ、これらアナログスイツチはアナロ
グシフトレジスタ３，４の書込みクロツク回路１
０を2mN（ｍについては後述する）分周する分周
回路１１のＱ及び出力によつて図示の如く開閉
御される。 アナログシフトレジスタ３及び４はクロツク回
路１０及び分周回路１１のＱ、出力のANDゲ
ート１２及び１３によりORゲート１４及び１５
を介して交互に書込みクロツク制御され、又、読
出しクロツク回路１６及び分周回路１１のＱ、
出力のANDゲート１７及び１８により同じくOR
ゲート１４及び１５を介して交互に読出しクロツ
ク制御される。即ち、例えば入力端子に与えられ
た時間軸がｍ倍（ｍ＞１）に圧縮された音声信号
（かかる圧縮信号は例えばテープレコーダの再生
速度を録音速度のｍ倍にすることにより得られ
る）は、分周回路１１のＱ出力が１のとき、アナ
ログスイツチ８を経てアナログシフトレジスタ４
に書込まれる。該シフトレジスタのビツト数はＮ
であるため、入力音声信号がmN個のサンプリン
グ列として順次入力を完了したとき、該シフトレ
ジスタにはmN個のサンプリング列の後端Ｎ個が
記憶され、分周回路１１のＱ出力は反転して０と
なり、スイツチ８を閉じる。同時に該分周回路の
Ｑ出力は１となり、スイツチ６を開いて、同様に
アナログシフトレジスト３に書込みを行なう。こ
のとき図の構成から明らかなように、アナログシ
フトレジスタ４は読出しクロツク回路１６により
クロツクされて、同様に出力により制御されて
いるスイツチ９を経て読み出される。アナログシ
フトレジスタ３への書き込み期間中、別のアナロ
グシフトレジスタ４はこのように読み出しを行な
い、続いて分周回路１１のＱ、出力が反転する
と、再びアナログシフトレジスタ４が書込み、３
が読出しを行なう。ここで書込みクロツク回路１
０のクロツク周波数を1、読出しクロツク回路１
６のクロツク周波数を2としたとき、 1／2＝ｍ (1) となるように、各クロツク周波数を決めれば、時
間軸はｍ倍に伸長され、音声入力端子１に入力し
た圧縮音声は出力端子２に時間軸が復元されてあ
らわれる。読出しクロツク周波数2は、当然必要
な出力音声周波数帯域に対しナイキストのサンプ
リング定理を満たすように決められる。 上述の如き従来装置に於ては、アナログシフト
レジスタ３及び４を交互に出力する音素片の接続
タイミングは、書き込みクロツク１０を2mN分
周する分周回路１１の出力によりmN／1秒毎に
自動的に決められるため、従つて第２図に図示す
るように音素片の接続部に不連続な波形変化とピ
ツチ周波数の変動とが発生する。前記の如く、こ
のような音素片の接続部に於ける波形やピツチの
不連続は音質や明瞭度をいちじるしく低下させ
る。 次にこのような従来装置の欠点を改良するた
め、本願発明者が先に出願した特願昭59−94802
号（昭和56年６月18日出願）に記載の先願技術の
内容について第３図のブロツク図と共に簡易に説
明する。同図に於いて、１０１は音声信号入力端
子、１０２は音声信号出力端子、１０３は音声信
号をデイジタルデータに変換するアナログ−デイ
ジタル変換回路（以下Ａ／Ｄと称す）である。１
０４は2Aバイトの記憶要素を持つランダムアクセ
スメモリ（以下RAMと称す）であり、制御入力
端子LT3が論理レベル“０”のときデータ入力端
子I1〜Id（下位I1）に与えられたデイジタル値をア
ドレス入力端子A1〜Aa（下位A1）により与えら
れるアドレスに記憶する。制御入力端子LT3が論
理レベル“１”のときは、アドレス入力端子A1
〜Aaにより与えられるアドレスの内容をデータ
出力端子O1〜Odに出力する。１０６，１０８は
クロツク発生回路である。クロツク発生回路１０
６の出力fRはORゲート１２０を介して読出しカ
ウンタ１０７のクロツク入力端子Ｔに供給され、
読出しカウンタ１０７の出力が歩進される。読出
しカウンタ１０７はＡビツトのカウンタであり、
演算制御回路１０５の出力により初期値が設定さ
れる。ここでこの初期値設定のしかたについて述
べる。 先づ演算制御回路１０５は読出しカウンタ１０
７のクリア入力端子CLにパルスを与えて読出し
カウンタ１０７の出力をクリアする。続いて演算
制御回路１０５のSC（Set Counter）端子から初
期値化すべき数のパルスをORゲート１２０の入
力に与える事により読出しカウンタ１０７の初期
値を設定する。尚、この初期値を設定する周期は
クロツク発生回路１０６の出力fRが所定数計数
される間隔であり、従つて、このときの読出しカ
ウンタ１０７の出力値は、前の周期で初期値化さ
れた値に所定数が加わつた値であり、この値を新
たに初期値設定すべき値から減じた数のクロツク
をORゲート１２０を介して読出しカウンタ１０
７のクロツク入力端子Ｔに供給すればよい。この
場合、読出しカウンタをクリアする必要はない。
尚、以上述べた演算制御回路１０５による読出し
カウンタ１０７の歩進はクロツク発生回路１０６
の出力fRが論理レベル“０”のときに行なわな
ければならない。 このfRの論理レベル“１”のときにも上述の
設定を行う場合は、ORゲート１２０のfRからの
入力端子の所に第４図に示すようにANDゲート
１２１をおき、一方の入力端子にこのfRを供給
し、他方の入力端子に演算制御回路１０５の出力
端子を出力結線して、このANDゲート１２１の
出力をORゲート１２０の入力端子に結線し、演
算制御回路１０５でANDゲート１２１の入力の
一方を禁止すれば、fRの論理レベルが“０”で
も“１”でも読出しカウンタ１０７の初期値を設
定できる。 また、演算制御回路１０５による読出しカウン
タ１０７の初期値設定は第５図に示す如くクロツ
ク発生回路１２３の出力fHを用いる事によつて
も同様に行なわれる。この場合、fHはfRと較べ
て充分に周波数の高いクロツクであり、これを
ANDゲート１２２の一方の入力端子と演算制御
回路１０５の入力端子に結線する。演算制御回路
１０５は読出しカウンタ１０７の初期値設定を行
う際、ANDゲート１２１の入力に論理レベル
“０”を与え、ANDゲート１２２の入力に論理レ
ベル“１”を与え、クロツク回路１２３の出力が
所定数計数されたら、ANDゲート１２１の入力
を論理レベル“１”に、ANDゲート１２２の論
理レベルを“０”に戻すことにより読出しカウン
タを初期化できる。また、読出しカウンタをプリ
セツトカウンタで構成し、直接初期値をプリセツ
トしても同様である事は明らかである。 このようにして初期値設定が行なわれたのち、
読出しカウンタはfRを分周する。尚読出しカウ
ンタの出力Y1〜Yaの下位ビツトはY1である。 さて、クロツク発生回路１０８はRAM１０４
の書込みクロツクタイミングを与える。クロツク
発生回路１０８の出力fwはＡビツトの分周回路
１０９のクロツク入力端子Ｔに入力供給され、分
周回路１０９の出力W1〜Wa（下位W1）を順次歩
進させる。１１０は切換え回路であり、制御入力
LT1が論理レベル“１”のとき、分周回路１０９
の出力W1〜Waを、また論理レベル“０”のと
き、読出しカウンタ１０７の出力をRAM１０４
のアドレス入力A1〜Aaへ出力する。１１４，１
１６はインバータであり、１１５はANDゲート、
１１７はNANDゲートである。R1，R2及びR3は
抵抗器であり、C1，C2及びC3はコンデンサであ
る。R1とC1、R2とC2及びR3とC3はそれぞれ積分
回路を構成している。これらの時定数をそれぞれ
τ1，τ2，τ3とすると、これらは全て書込みクロツ
クfwの周期よりも充分に小さく。τ1＞τ3＞τ2とな
るよう構成する。即ち、第６図に示す如く、
ANDゲート１１５の出力（同図ｂ）はfw（同図
ａ）の立ち上りで論理レベル“１”となり、時定
数τ1でコンデンサC1が充電されると、立ち下が
る。NANDゲート１１７の出力（同図ｃ）はfw
（同図ａ）の立ち上りより遅れて立ち下がり、
ANDゲート１１５の出力が立ち下がる時点より
先に立ち上がる。１１１はラツチ回路であり、制
御入力端子LT2の論理レベルが“０”のとき、入
力を出力に伝え、“１”のときは立ち上りの時点
の情報をラツチ出力する。１１２はデイジタル−
アナログ変換回路（以下Ｄ／Ａと称す）であり、
デイジタル値をアナログ値に変換する。１１３は
ローパスフイルタであり、Ｄ／Ａ変換された音声
信号のサンプリングノイズを除去する。１３０は
NANDゲートであり、ANDゲート１１５の出力
と演算制御回路１０５の出力を入力結線し、出力
をラツチ回路１１１のLT2の入力に結線する。演
算制御回路１０５は読出しカウンタ１０７の初期
値を設定している間は論理レベル“０”を
NANDゲート１３０に出力する。これにより読
出しカウンタの初期値が設定される過渡状態にお
いて、ラツチ回路１１１は入力を出力に伝えない
よう構成している。 このように構成すると、入力端子に与えられた
音声信号はＡ／Ｄ１０３によりデイジタル値に変
換され、書込みクロツクfwの周期でRAM１０４
に記憶される。即ち、ANDゲート１１５の出力
が“１”のとき、RAM１０４のアドレス入力A1
〜Aaは分周回路１０９の出力が与えられ、制御
入力端子LT3が“０”となり、Ａ／Ｄ１０３の出
力が記憶される。fwの周期で分周回路１０９は
歩進するので、音声信号がサンプリングされ記憶
されるRAM１０４のアドレスは連続的である。
但し、2Aのアドレスは０となる。書込みクロツク
fwに従つてサンプリングされ、デイジタル値と
してRAM１０４に記憶された音声信号は読出し
クロツクfRに従つて読み出され、Ｄ／Ａ変換１
１２され、アナログ信号として音声信号が再生さ
れる。この書込みクロツクfwと読出しクロツク
fRの比が時間軸変換される比率となる。 読出しカウンタは読出しクロツクfRの周期で
歩進され、従つてRAM１０４の記憶内容を読み
出すアドレスはfRの周期で歩進される。ラツチ
回路１１１を設けたのはRAM１０４の書き込み
時に誤つたアドレスの内容を読み出さなくする為
である。即ち、RAM１０４の読み出しは書き込
み時以外常時行なわれている。 さて、先願の技術は第１図の従来例にて説明し
た如く、接続する音素片の接続部について時間的
修正を加えるものであるが、これを演算制御回路
１０５により行なう。演算制御回路１０５は、
ROMによりプログラムされた演算処理装置CPU
（コンピユータ）であつても構わない。第７図は
演算制御回路１０５の働きを示すものである。各
処理周期は読出しクロツクがＮケ計数される周期
である。以下、時間軸ｔ方向は書込みクロツク
fwを単位に述べる。〔処理周期２〕で読み出され
る音素片サンプル列Ｎ個のうち、最後端のＭ個の
サンプル列を〔処理周期１〕において書込みクロ
ツクfwに従つて記憶する。〔処理周期２〕の先頭
から（Ｍ＋ｒ）個のサンプル列をとりこみ、これ
と前述のＭ個のサンプル列について、相開度の高
い点Ｋを算出する。このＫの算出については後述
する。〔処理周期２〕の先頭からＫ個経た時点か
ら、前述のＭ個のサンプル列の相開度が高い故、
〔処理周期３）の先端で、〔処理周期２〕の先頭か
ら（Ｋ＋Ｍ）個すぎた時点の分周回路１０９の出
力の値に読出しカウンタ１０７の出力を初期値化
する。これにより〔処理周期２〕と〔処理周期
３〕の接続点において読み出される音声波形のサ
ンプル列は連続的に連なつていくことができる。
〔処理周期２〕の先頭から（Ｋ＋Ｍ）個の書込み
クロツクfwを計数した時点からＭ個のサンプル
列は、〔処理周期３〕で読み出される後端部Ｍ個
のサンプル列であり、次の処理周期の間の接続点
の算出の為、これを記憶する。以後、処理周期毎
にこの操作をすれば、波形は滑らかに接続されて
ゆく。 さて、相開度の高い接続点の値Ｋの算出につい
て以下述べる。第８図ａ及びｂはそれぞれ第７図
の〔処理周期１〕で書き込まれる先行音素片の後
端部のサンプルＭ個及び〔処理周期２〕の先端の
後続音素片の前端部（Ｍ＋ｒ）個のサンプルを示
す。この先行音素片後端部のサンプル数列をXp
（ｐ＝１、２、……Ｍ）、後続音素片前端部のサン
プル数列をYp（ｐ＝１、２、……、Ｍ＋ｒ）とす
る。このXp及びYpはＡ／Ｄ１０３の出力を書込
みクロツクfwでサンプリングして得られる。こ
の音素片の類似性を演算するには、XpとYpの二
乗誤差（e2 k）を計算するのがよい。二乗誤差
（e2 k）は、 e2 k＝１／ＭM 〓P=1 （Xp−Ｘ／σX−Yp＋Ｋ−Ｙ／σY）2 ……(2) 但し、＝１／ＭM 〓P=1 Xp，＝１／ＭM 〓P=1 Yp， Ｋ＝０，１，２，……、ｒ−１ であらわされる。これはサンプリング波形Xpに
対してYpをＫ個だけずらせて重ね合わせたとき
の類似度をあらわすものである。 しかしながら、(2)式にもとづく演算処理は、実
際には膨大な計算ステツプ数となり、短時間（少
なくとも数10ミリ秒の間）で計算するには、高性
能のコンピユータによらねばならない。もともと
(2)式は振幅やレベルの異なる２つの波形の相関を
しらべるものであつて、その為標準偏差σx，σy
で波形を正規化し、更に平均レベル，との差
について二乗和をとることにより誤差を計算して
いる。ところで先願の技術の音声の合成装置の場
合、取扱う音素片は時間的に近接した波形であ
り、従つて振幅およびレベル共もともと類似して
いるとみて良い。この場合２つの波形間の差は(2)
式に代えて e2 k＝１／ＭM 〓P=1 （Xp−Yp＋ｋ）2 ……(3) を計算しても良い。しかも、先頭の技術の場合は
２つの波形の類似度が最大のタイミングを把握す
れば良いのであり、従つて(3)式は更に次の(4)式に
代えられる。 gk＝M 〓P=1 ｜Xp−Yp＋ｋ｜ ……(4) ここでXp及び（Yp＋ｋ）はＡ／Ｄ変換器の最
上位桁だけを用いてもよい。また、入力信号の交
流交叉点付近の極性を用いてもよい。この場合
Xp及び（Yp＋ｋ）はいずれも〔１〕又は
の品質を高める事を目的とする。 一般に音素片を結合編集に合成された音声信号
の品質は音素片の接続部の処理に依存する。接続
部に発生する波形の急激な変化、即ち不連続性は
高調波ノイズの原因となり、合成音のＳ／Ｎ比を
低下させ、明瞭度を落とす。 本発明は波形接続部の音声信号のデイジタル値
を演算加工し、自然な形で各音素片を係合する事
により高品質の合成音を得る事を可能にするもの
である。 本発明の詳細な内容について、以下音声の時間
軸変換装置をその具体的実施例として説明する。 第１図は従来の時間軸伸長装置を例示するブロ
ツク図である。同図に於て端子１は音声入力端
子、２は出力端子、３及び４はいずれもＮビツト
の例えばBBDなどのアナログシフトレジスト、
５は低域通過フイルタ（LPF）である。６，７，
８及び９はアナログスイツチであり、入力端子１
からアナログシフトレジスタ３或いは４、LPF
５を経て出力端子２に至る音声信号をスイツチ制
御する。かつ、これらアナログスイツチはアナロ
グシフトレジスタ３，４の書込みクロツク回路１
０を2mN（ｍについては後述する）分周する分周
回路１１のＱ及び出力によつて図示の如く開閉
御される。 アナログシフトレジスタ３及び４はクロツク回
路１０及び分周回路１１のＱ、出力のANDゲ
ート１２及び１３によりORゲート１４及び１５
を介して交互に書込みクロツク制御され、又、読
出しクロツク回路１６及び分周回路１１のＱ、
出力のANDゲート１７及び１８により同じくOR
ゲート１４及び１５を介して交互に読出しクロツ
ク制御される。即ち、例えば入力端子に与えられ
た時間軸がｍ倍（ｍ＞１）に圧縮された音声信号
（かかる圧縮信号は例えばテープレコーダの再生
速度を録音速度のｍ倍にすることにより得られ
る）は、分周回路１１のＱ出力が１のとき、アナ
ログスイツチ８を経てアナログシフトレジスタ４
に書込まれる。該シフトレジスタのビツト数はＮ
であるため、入力音声信号がmN個のサンプリン
グ列として順次入力を完了したとき、該シフトレ
ジスタにはmN個のサンプリング列の後端Ｎ個が
記憶され、分周回路１１のＱ出力は反転して０と
なり、スイツチ８を閉じる。同時に該分周回路の
Ｑ出力は１となり、スイツチ６を開いて、同様に
アナログシフトレジスト３に書込みを行なう。こ
のとき図の構成から明らかなように、アナログシ
フトレジスタ４は読出しクロツク回路１６により
クロツクされて、同様に出力により制御されて
いるスイツチ９を経て読み出される。アナログシ
フトレジスタ３への書き込み期間中、別のアナロ
グシフトレジスタ４はこのように読み出しを行な
い、続いて分周回路１１のＱ、出力が反転する
と、再びアナログシフトレジスタ４が書込み、３
が読出しを行なう。ここで書込みクロツク回路１
０のクロツク周波数を1、読出しクロツク回路１
６のクロツク周波数を2としたとき、 1／2＝ｍ (1) となるように、各クロツク周波数を決めれば、時
間軸はｍ倍に伸長され、音声入力端子１に入力し
た圧縮音声は出力端子２に時間軸が復元されてあ
らわれる。読出しクロツク周波数2は、当然必要
な出力音声周波数帯域に対しナイキストのサンプ
リング定理を満たすように決められる。 上述の如き従来装置に於ては、アナログシフト
レジスタ３及び４を交互に出力する音素片の接続
タイミングは、書き込みクロツク１０を2mN分
周する分周回路１１の出力によりmN／1秒毎に
自動的に決められるため、従つて第２図に図示す
るように音素片の接続部に不連続な波形変化とピ
ツチ周波数の変動とが発生する。前記の如く、こ
のような音素片の接続部に於ける波形やピツチの
不連続は音質や明瞭度をいちじるしく低下させ
る。 次にこのような従来装置の欠点を改良するた
め、本願発明者が先に出願した特願昭59−94802
号（昭和56年６月18日出願）に記載の先願技術の
内容について第３図のブロツク図と共に簡易に説
明する。同図に於いて、１０１は音声信号入力端
子、１０２は音声信号出力端子、１０３は音声信
号をデイジタルデータに変換するアナログ−デイ
ジタル変換回路（以下Ａ／Ｄと称す）である。１
０４は2Aバイトの記憶要素を持つランダムアクセ
スメモリ（以下RAMと称す）であり、制御入力
端子LT3が論理レベル“０”のときデータ入力端
子I1〜Id（下位I1）に与えられたデイジタル値をア
ドレス入力端子A1〜Aa（下位A1）により与えら
れるアドレスに記憶する。制御入力端子LT3が論
理レベル“１”のときは、アドレス入力端子A1
〜Aaにより与えられるアドレスの内容をデータ
出力端子O1〜Odに出力する。１０６，１０８は
クロツク発生回路である。クロツク発生回路１０
６の出力fRはORゲート１２０を介して読出しカ
ウンタ１０７のクロツク入力端子Ｔに供給され、
読出しカウンタ１０７の出力が歩進される。読出
しカウンタ１０７はＡビツトのカウンタであり、
演算制御回路１０５の出力により初期値が設定さ
れる。ここでこの初期値設定のしかたについて述
べる。 先づ演算制御回路１０５は読出しカウンタ１０
７のクリア入力端子CLにパルスを与えて読出し
カウンタ１０７の出力をクリアする。続いて演算
制御回路１０５のSC（Set Counter）端子から初
期値化すべき数のパルスをORゲート１２０の入
力に与える事により読出しカウンタ１０７の初期
値を設定する。尚、この初期値を設定する周期は
クロツク発生回路１０６の出力fRが所定数計数
される間隔であり、従つて、このときの読出しカ
ウンタ１０７の出力値は、前の周期で初期値化さ
れた値に所定数が加わつた値であり、この値を新
たに初期値設定すべき値から減じた数のクロツク
をORゲート１２０を介して読出しカウンタ１０
７のクロツク入力端子Ｔに供給すればよい。この
場合、読出しカウンタをクリアする必要はない。
尚、以上述べた演算制御回路１０５による読出し
カウンタ１０７の歩進はクロツク発生回路１０６
の出力fRが論理レベル“０”のときに行なわな
ければならない。 このfRの論理レベル“１”のときにも上述の
設定を行う場合は、ORゲート１２０のfRからの
入力端子の所に第４図に示すようにANDゲート
１２１をおき、一方の入力端子にこのfRを供給
し、他方の入力端子に演算制御回路１０５の出力
端子を出力結線して、このANDゲート１２１の
出力をORゲート１２０の入力端子に結線し、演
算制御回路１０５でANDゲート１２１の入力の
一方を禁止すれば、fRの論理レベルが“０”で
も“１”でも読出しカウンタ１０７の初期値を設
定できる。 また、演算制御回路１０５による読出しカウン
タ１０７の初期値設定は第５図に示す如くクロツ
ク発生回路１２３の出力fHを用いる事によつて
も同様に行なわれる。この場合、fHはfRと較べ
て充分に周波数の高いクロツクであり、これを
ANDゲート１２２の一方の入力端子と演算制御
回路１０５の入力端子に結線する。演算制御回路
１０５は読出しカウンタ１０７の初期値設定を行
う際、ANDゲート１２１の入力に論理レベル
“０”を与え、ANDゲート１２２の入力に論理レ
ベル“１”を与え、クロツク回路１２３の出力が
所定数計数されたら、ANDゲート１２１の入力
を論理レベル“１”に、ANDゲート１２２の論
理レベルを“０”に戻すことにより読出しカウン
タを初期化できる。また、読出しカウンタをプリ
セツトカウンタで構成し、直接初期値をプリセツ
トしても同様である事は明らかである。 このようにして初期値設定が行なわれたのち、
読出しカウンタはfRを分周する。尚読出しカウ
ンタの出力Y1〜Yaの下位ビツトはY1である。 さて、クロツク発生回路１０８はRAM１０４
の書込みクロツクタイミングを与える。クロツク
発生回路１０８の出力fwはＡビツトの分周回路
１０９のクロツク入力端子Ｔに入力供給され、分
周回路１０９の出力W1〜Wa（下位W1）を順次歩
進させる。１１０は切換え回路であり、制御入力
LT1が論理レベル“１”のとき、分周回路１０９
の出力W1〜Waを、また論理レベル“０”のと
き、読出しカウンタ１０７の出力をRAM１０４
のアドレス入力A1〜Aaへ出力する。１１４，１
１６はインバータであり、１１５はANDゲート、
１１７はNANDゲートである。R1，R2及びR3は
抵抗器であり、C1，C2及びC3はコンデンサであ
る。R1とC1、R2とC2及びR3とC3はそれぞれ積分
回路を構成している。これらの時定数をそれぞれ
τ1，τ2，τ3とすると、これらは全て書込みクロツ
クfwの周期よりも充分に小さく。τ1＞τ3＞τ2とな
るよう構成する。即ち、第６図に示す如く、
ANDゲート１１５の出力（同図ｂ）はfw（同図
ａ）の立ち上りで論理レベル“１”となり、時定
数τ1でコンデンサC1が充電されると、立ち下が
る。NANDゲート１１７の出力（同図ｃ）はfw
（同図ａ）の立ち上りより遅れて立ち下がり、
ANDゲート１１５の出力が立ち下がる時点より
先に立ち上がる。１１１はラツチ回路であり、制
御入力端子LT2の論理レベルが“０”のとき、入
力を出力に伝え、“１”のときは立ち上りの時点
の情報をラツチ出力する。１１２はデイジタル−
アナログ変換回路（以下Ｄ／Ａと称す）であり、
デイジタル値をアナログ値に変換する。１１３は
ローパスフイルタであり、Ｄ／Ａ変換された音声
信号のサンプリングノイズを除去する。１３０は
NANDゲートであり、ANDゲート１１５の出力
と演算制御回路１０５の出力を入力結線し、出力
をラツチ回路１１１のLT2の入力に結線する。演
算制御回路１０５は読出しカウンタ１０７の初期
値を設定している間は論理レベル“０”を
NANDゲート１３０に出力する。これにより読
出しカウンタの初期値が設定される過渡状態にお
いて、ラツチ回路１１１は入力を出力に伝えない
よう構成している。 このように構成すると、入力端子に与えられた
音声信号はＡ／Ｄ１０３によりデイジタル値に変
換され、書込みクロツクfwの周期でRAM１０４
に記憶される。即ち、ANDゲート１１５の出力
が“１”のとき、RAM１０４のアドレス入力A1
〜Aaは分周回路１０９の出力が与えられ、制御
入力端子LT3が“０”となり、Ａ／Ｄ１０３の出
力が記憶される。fwの周期で分周回路１０９は
歩進するので、音声信号がサンプリングされ記憶
されるRAM１０４のアドレスは連続的である。
但し、2Aのアドレスは０となる。書込みクロツク
fwに従つてサンプリングされ、デイジタル値と
してRAM１０４に記憶された音声信号は読出し
クロツクfRに従つて読み出され、Ｄ／Ａ変換１
１２され、アナログ信号として音声信号が再生さ
れる。この書込みクロツクfwと読出しクロツク
fRの比が時間軸変換される比率となる。 読出しカウンタは読出しクロツクfRの周期で
歩進され、従つてRAM１０４の記憶内容を読み
出すアドレスはfRの周期で歩進される。ラツチ
回路１１１を設けたのはRAM１０４の書き込み
時に誤つたアドレスの内容を読み出さなくする為
である。即ち、RAM１０４の読み出しは書き込
み時以外常時行なわれている。 さて、先願の技術は第１図の従来例にて説明し
た如く、接続する音素片の接続部について時間的
修正を加えるものであるが、これを演算制御回路
１０５により行なう。演算制御回路１０５は、
ROMによりプログラムされた演算処理装置CPU
（コンピユータ）であつても構わない。第７図は
演算制御回路１０５の働きを示すものである。各
処理周期は読出しクロツクがＮケ計数される周期
である。以下、時間軸ｔ方向は書込みクロツク
fwを単位に述べる。〔処理周期２〕で読み出され
る音素片サンプル列Ｎ個のうち、最後端のＭ個の
サンプル列を〔処理周期１〕において書込みクロ
ツクfwに従つて記憶する。〔処理周期２〕の先頭
から（Ｍ＋ｒ）個のサンプル列をとりこみ、これ
と前述のＭ個のサンプル列について、相開度の高
い点Ｋを算出する。このＫの算出については後述
する。〔処理周期２〕の先頭からＫ個経た時点か
ら、前述のＭ個のサンプル列の相開度が高い故、
〔処理周期３）の先端で、〔処理周期２〕の先頭か
ら（Ｋ＋Ｍ）個すぎた時点の分周回路１０９の出
力の値に読出しカウンタ１０７の出力を初期値化
する。これにより〔処理周期２〕と〔処理周期
３〕の接続点において読み出される音声波形のサ
ンプル列は連続的に連なつていくことができる。
〔処理周期２〕の先頭から（Ｋ＋Ｍ）個の書込み
クロツクfwを計数した時点からＭ個のサンプル
列は、〔処理周期３〕で読み出される後端部Ｍ個
のサンプル列であり、次の処理周期の間の接続点
の算出の為、これを記憶する。以後、処理周期毎
にこの操作をすれば、波形は滑らかに接続されて
ゆく。 さて、相開度の高い接続点の値Ｋの算出につい
て以下述べる。第８図ａ及びｂはそれぞれ第７図
の〔処理周期１〕で書き込まれる先行音素片の後
端部のサンプルＭ個及び〔処理周期２〕の先端の
後続音素片の前端部（Ｍ＋ｒ）個のサンプルを示
す。この先行音素片後端部のサンプル数列をXp
（ｐ＝１、２、……Ｍ）、後続音素片前端部のサン
プル数列をYp（ｐ＝１、２、……、Ｍ＋ｒ）とす
る。このXp及びYpはＡ／Ｄ１０３の出力を書込
みクロツクfwでサンプリングして得られる。こ
の音素片の類似性を演算するには、XpとYpの二
乗誤差（e2 k）を計算するのがよい。二乗誤差
（e2 k）は、 e2 k＝１／ＭM 〓P=1 （Xp−Ｘ／σX−Yp＋Ｋ−Ｙ／σY）2 ……(2) 但し、＝１／ＭM 〓P=1 Xp，＝１／ＭM 〓P=1 Yp， Ｋ＝０，１，２，……、ｒ−１ であらわされる。これはサンプリング波形Xpに
対してYpをＫ個だけずらせて重ね合わせたとき
の類似度をあらわすものである。 しかしながら、(2)式にもとづく演算処理は、実
際には膨大な計算ステツプ数となり、短時間（少
なくとも数10ミリ秒の間）で計算するには、高性
能のコンピユータによらねばならない。もともと
(2)式は振幅やレベルの異なる２つの波形の相関を
しらべるものであつて、その為標準偏差σx，σy
で波形を正規化し、更に平均レベル，との差
について二乗和をとることにより誤差を計算して
いる。ところで先願の技術の音声の合成装置の場
合、取扱う音素片は時間的に近接した波形であ
り、従つて振幅およびレベル共もともと類似して
いるとみて良い。この場合２つの波形間の差は(2)
式に代えて e2 k＝１／ＭM 〓P=1 （Xp−Yp＋ｋ）2 ……(3) を計算しても良い。しかも、先頭の技術の場合は
２つの波形の類似度が最大のタイミングを把握す
れば良いのであり、従つて(3)式は更に次の(4)式に
代えられる。 gk＝M 〓P=1 ｜Xp−Yp＋ｋ｜ ……(4) ここでXp及び（Yp＋ｋ）はＡ／Ｄ変換器の最
上位桁だけを用いてもよい。また、入力信号の交
流交叉点付近の極性を用いてもよい。この場合
Xp及び（Yp＋ｋ）はいずれも〔１〕又は
〔０〕
である。即ち、これは各対応するサンプリング値
の差の絶対値を積分したものであり、これが極小
となるｋを知る事により接続タイミングが決定さ
れる。 先願の技術では計算処理時間を極力小さくする
為、(4)式にかえて gk＝１／ＭM 〓P=1 （XpYp＋ｋ） ……(5) を計算してもよい。(5)式において、Xp及び（Yp
＋ｋ）はＡ／Ｄ変換器の最上位桁のデータであ
り、〔１〕又は
である。即ち、これは各対応するサンプリング値
の差の絶対値を積分したものであり、これが極小
となるｋを知る事により接続タイミングが決定さ
れる。 先願の技術では計算処理時間を極力小さくする
為、(4)式にかえて gk＝１／ＭM 〓P=1 （XpYp＋ｋ） ……(5) を計算してもよい。(5)式において、Xp及び（Yp
＋ｋ）はＡ／Ｄ変換器の最上位桁のデータであ
り、〔１〕又は
〔０〕である。の記号は排他的
論理和をとる記号であり、従つて、（XpYp＋
ｋ）はXpと（Yp＋ｋ）の排他的論理和、すなわ
ちXpと（Yp＋ｋ）が共に〔１〕、又は
論理和をとる記号であり、従つて、（XpYp＋
ｋ）はXpと（Yp＋ｋ）の排他的論理和、すなわ
ちXpと（Yp＋ｋ）が共に〔１〕、又は
〔０〕の
とき
とき
〔０〕が与えられ、その他の時〔１〕が与え
られる。従つて先行音素片の後端部の２値信号サ
ンプリングデータXpと、後続音素片の先端部の
２値信号サンプリングデータYpの類似性がgkに
より与えられ、このgkを最小にするｋを知る事
により接続タイミングが決定される。即ち、演算
制御回路１０５はgkをｋ＝０、１，……，ｒ−
１についてそれぞれ計算し、これが最も小さくな
るｋを決定する。即ち、第８図に示すように先行
音素片の後端Ｍ個のサンプル列は、後続音素片の
先頭よりｋ個ずれた部分から重ね合わせるのが最
も誤差が少ないということになる。 以上説明したように演算制御回路１０５は入力
端子１０１に与えられた音声信号がＡ／Ｄ１０３
により変換されたデイジタル値を、クロツク発生
回路１０８の出力である書込みクロツクfwでサ
ンプリングして、前記サンプル列XpとYpを得
る。このサンプル列Xp及びYpを取り込むタイミ
ングは全て、分周回路１０９の出力W1〜Waの値
により指示される。又、演算制御回路１０５はク
ロツク発生回路１０６の出力である読み出しクロ
ツクを計数し、これがＮ個計数された時、読出し
カウンタ１０７の初期値を設定し、次の処理周期
に入る。この読出しカウンタを初期値化する値
は、XpとYpの演算により得られたｋにYpを取
り込んだ時の分周回路の指示値を加えたものであ
る。 尚、演算制御回路１０５が類似度の演算を行な
うサンプル列は入力端子１０１に与えられたアナ
ログ入力信号Ａ／Ｄ変換器１０３とは異なる他の
Ａ／Ｄ変換器或は零交叉極性検出回路（図示せ
ず）でデイジタル値に変換したものを第１クロツ
クfwに従つてサンプリングしたものでもよい。 このように先願の技術は、演算制御回路１０５
の働きにより滑らかな接続点の得られる時間軸変
換回路を提供するものであり、従つて従来装置の
如き接続部の不連続やピツチ周波数の変動の確率
の少ない合成音を得る事ができる。しかし乍らこ
の先願技術においては従来例と較べ、前述の如く
合成音質の改善したものを得る事ができるが充分
でない。即ち音声は、数十ミリ秒の相隣る音素片
の波形が類似しているという前提の基に先願技術
を説明してきたが、厳密に言うと、数十ミリ秒の
相隣る音素片の波形が類似している確率は高いと
言う事である。換言すれば、ある確率で相隣る音
素片波形が互いに異る場合があるという事であ
り、このような場合を考えると、先願技術におい
ても、接続部の不連続やピツチ周波数の変動が生
じている。また、音節の始まり部分と終り部分の
包絡波形は振幅方向の変動が大きく、このような
場合先願技術によりピツチ接続はできたとして
も、振幅の包絡が接続点において変動する場合が
多く、やはり合成音質を損ねるという問題があ
る。 本発明は斯る問題を解決できる装置を提案する
ものである。即ち、本発明はRAMに記憶されて
いる先行音素片の後端の接続点に続く部位のデイ
ジタル値のサンプル列を後続部音素片前端部のデ
イジタル値のサンプル列を各対応するサンプル点
毎に一定比率で加算し該加算されたデイジタル値
を各対応する後続音素片前端部のサンプル点に記
憶する事により波形の不連続のない接続を得るも
のである。 第３図においてＡ／Ｄ１０３でデイジタル信号
に変換された音声信号はRAM１０４に記憶さ
れ、これが読み出されてラツチ回路１１１でラツ
チされていたが、本発明の構成ではこれに加え
RAM１０４に記憶された音声信号を演算制御回
路１０５で読み出し、演算処理して再びRAM１
０４に書き込む機能を必要とし、第９図に示すよ
うに構成する。第９図はこの要部を表わしたブロ
ツク図であり、Ａ／Ｄ１０３でデイジタル信号に
変換された音声信号はRAM１０４に記憶され、
これが読み出されラツチ回路１１１でラツチさ
れ、Ｄ／Ａ変換されるという第３図で説明した機
能の他にRAM１０４の記憶内容が演算制御回路
１０５に読み出され演算処理して、再びRAM１
０４に記憶される。このため演算制御回路１０５
はRAM１０４の記憶内容の番地を指定できるよ
う、番地指定出力P1〜PAを切換回路１１０に出
力する。 第１０図は演算制御回路１０５でRAM１０４
の記憶内容を演算処理する働きを説明するため、
第７図を書き直したものである。第７図で説明し
たように、先行音素片の後端部J1と後続音素片の
前端部J2のところが接続されるが、このJ1の時点
からの音素片のサンプルMPとJ2の時点からのサ
ンプルMSを演算処理をして、この結果でMSを
書き直すMD。第１１図はこのMP，MS及びMP
とMSを演算処理したサンプル波形を示す図であ
る。 MPのサンプル列を〔MPiｊ〕＝〔MP1ｊ〕，
〔MP2ｊ〕，……〔MPAｊ〕，（ｊ＝１、２、……
Ｂ） MSのサンプル列を〔MSiｊ〕＝〔MS1ｊ〕，
〔MS2ｊ〕，……〔MSAｊ〕、とすると、（ｊ＝１、
２、……B） MDiｊ＝（Ａ−ｉ）MPiｊ＋ｉ・MSiｊ／Ａ ……(6) なるサンプル列、即ち 〔MDiｊ〕＝（Ａ−１）MP1ｊ＋MS1ｊ／Ａ， （Ａ−２）MP2ｊ＋2MS2ｊ／Ａ， ……MPAｊ＋（Ａ−１）MSAｊ／Ａ ……(7) のサンプル列を演算処理により作り、〔MSiｊ〕
におきかえればよい。これはMPとMSのサンプ
ル列からＪ個単位に加算される比率が順次かえら
れたものであり、ｉの番号が増える毎に先行音素
片の後端波形（第１１図ａ）から、順次後続音素
片の先端波形（第１１図ｂ）になめらかに移行
（第１１図ｃ）する。このようにすれば、音素片
の急激な波形変化やレベル変化が生じても、ノイ
ズ変動のない、滑らかな波形接続が行なえる。 また、以上の説明は音素片の基本ピツチが接続
できるよう演算制御回路１０５で波形接続点を算
出し、読み出し位置を制御したうえで、上述の波
形処理をしたが、単に上述の波形処理をしても接
続点の不連続によるノイズ発生は防ぐ事ができ
る。但し、この場合ピツチ変動による音質劣化は
まぬがれられない。 本発明はこのような構成であるから、波形接続
点に不連続が生じることなく、従つて滑らかな高
音質の合成音を得ることができる。
られる。従つて先行音素片の後端部の２値信号サ
ンプリングデータXpと、後続音素片の先端部の
２値信号サンプリングデータYpの類似性がgkに
より与えられ、このgkを最小にするｋを知る事
により接続タイミングが決定される。即ち、演算
制御回路１０５はgkをｋ＝０、１，……，ｒ−
１についてそれぞれ計算し、これが最も小さくな
るｋを決定する。即ち、第８図に示すように先行
音素片の後端Ｍ個のサンプル列は、後続音素片の
先頭よりｋ個ずれた部分から重ね合わせるのが最
も誤差が少ないということになる。 以上説明したように演算制御回路１０５は入力
端子１０１に与えられた音声信号がＡ／Ｄ１０３
により変換されたデイジタル値を、クロツク発生
回路１０８の出力である書込みクロツクfwでサ
ンプリングして、前記サンプル列XpとYpを得
る。このサンプル列Xp及びYpを取り込むタイミ
ングは全て、分周回路１０９の出力W1〜Waの値
により指示される。又、演算制御回路１０５はク
ロツク発生回路１０６の出力である読み出しクロ
ツクを計数し、これがＮ個計数された時、読出し
カウンタ１０７の初期値を設定し、次の処理周期
に入る。この読出しカウンタを初期値化する値
は、XpとYpの演算により得られたｋにYpを取
り込んだ時の分周回路の指示値を加えたものであ
る。 尚、演算制御回路１０５が類似度の演算を行な
うサンプル列は入力端子１０１に与えられたアナ
ログ入力信号Ａ／Ｄ変換器１０３とは異なる他の
Ａ／Ｄ変換器或は零交叉極性検出回路（図示せ
ず）でデイジタル値に変換したものを第１クロツ
クfwに従つてサンプリングしたものでもよい。 このように先願の技術は、演算制御回路１０５
の働きにより滑らかな接続点の得られる時間軸変
換回路を提供するものであり、従つて従来装置の
如き接続部の不連続やピツチ周波数の変動の確率
の少ない合成音を得る事ができる。しかし乍らこ
の先願技術においては従来例と較べ、前述の如く
合成音質の改善したものを得る事ができるが充分
でない。即ち音声は、数十ミリ秒の相隣る音素片
の波形が類似しているという前提の基に先願技術
を説明してきたが、厳密に言うと、数十ミリ秒の
相隣る音素片の波形が類似している確率は高いと
言う事である。換言すれば、ある確率で相隣る音
素片波形が互いに異る場合があるという事であ
り、このような場合を考えると、先願技術におい
ても、接続部の不連続やピツチ周波数の変動が生
じている。また、音節の始まり部分と終り部分の
包絡波形は振幅方向の変動が大きく、このような
場合先願技術によりピツチ接続はできたとして
も、振幅の包絡が接続点において変動する場合が
多く、やはり合成音質を損ねるという問題があ
る。 本発明は斯る問題を解決できる装置を提案する
ものである。即ち、本発明はRAMに記憶されて
いる先行音素片の後端の接続点に続く部位のデイ
ジタル値のサンプル列を後続部音素片前端部のデ
イジタル値のサンプル列を各対応するサンプル点
毎に一定比率で加算し該加算されたデイジタル値
を各対応する後続音素片前端部のサンプル点に記
憶する事により波形の不連続のない接続を得るも
のである。 第３図においてＡ／Ｄ１０３でデイジタル信号
に変換された音声信号はRAM１０４に記憶さ
れ、これが読み出されてラツチ回路１１１でラツ
チされていたが、本発明の構成ではこれに加え
RAM１０４に記憶された音声信号を演算制御回
路１０５で読み出し、演算処理して再びRAM１
０４に書き込む機能を必要とし、第９図に示すよ
うに構成する。第９図はこの要部を表わしたブロ
ツク図であり、Ａ／Ｄ１０３でデイジタル信号に
変換された音声信号はRAM１０４に記憶され、
これが読み出されラツチ回路１１１でラツチさ
れ、Ｄ／Ａ変換されるという第３図で説明した機
能の他にRAM１０４の記憶内容が演算制御回路
１０５に読み出され演算処理して、再びRAM１
０４に記憶される。このため演算制御回路１０５
はRAM１０４の記憶内容の番地を指定できるよ
う、番地指定出力P1〜PAを切換回路１１０に出
力する。 第１０図は演算制御回路１０５でRAM１０４
の記憶内容を演算処理する働きを説明するため、
第７図を書き直したものである。第７図で説明し
たように、先行音素片の後端部J1と後続音素片の
前端部J2のところが接続されるが、このJ1の時点
からの音素片のサンプルMPとJ2の時点からのサ
ンプルMSを演算処理をして、この結果でMSを
書き直すMD。第１１図はこのMP，MS及びMP
とMSを演算処理したサンプル波形を示す図であ
る。 MPのサンプル列を〔MPiｊ〕＝〔MP1ｊ〕，
〔MP2ｊ〕，……〔MPAｊ〕，（ｊ＝１、２、……
Ｂ） MSのサンプル列を〔MSiｊ〕＝〔MS1ｊ〕，
〔MS2ｊ〕，……〔MSAｊ〕、とすると、（ｊ＝１、
２、……B） MDiｊ＝（Ａ−ｉ）MPiｊ＋ｉ・MSiｊ／Ａ ……(6) なるサンプル列、即ち 〔MDiｊ〕＝（Ａ−１）MP1ｊ＋MS1ｊ／Ａ， （Ａ−２）MP2ｊ＋2MS2ｊ／Ａ， ……MPAｊ＋（Ａ−１）MSAｊ／Ａ ……(7) のサンプル列を演算処理により作り、〔MSiｊ〕
におきかえればよい。これはMPとMSのサンプ
ル列からＪ個単位に加算される比率が順次かえら
れたものであり、ｉの番号が増える毎に先行音素
片の後端波形（第１１図ａ）から、順次後続音素
片の先端波形（第１１図ｂ）になめらかに移行
（第１１図ｃ）する。このようにすれば、音素片
の急激な波形変化やレベル変化が生じても、ノイ
ズ変動のない、滑らかな波形接続が行なえる。 また、以上の説明は音素片の基本ピツチが接続
できるよう演算制御回路１０５で波形接続点を算
出し、読み出し位置を制御したうえで、上述の波
形処理をしたが、単に上述の波形処理をしても接
続点の不連続によるノイズ発生は防ぐ事ができ
る。但し、この場合ピツチ変動による音質劣化は
まぬがれられない。 本発明はこのような構成であるから、波形接続
点に不連続が生じることなく、従つて滑らかな高
音質の合成音を得ることができる。
第１図は従来の音声合成装置のブロツク・ダイ
ヤグラム、第２図は従来の装置の特性を示す図
面、第３図は本発明の音声合成装置の構成を示す
ブロツク・ダイヤグラム、第４図および第５図は
第３図の読出しカウンタ１０７の初期値化を行う
際の要部の構成例を示す回路図、第６図は第３図
の同装置のゲート１１５及び１１７の出力を説明
する為のタイムチヤートを示す図面、第７図は第
３図の同装置の演算制御回路１０５の働きを説明
する為のタイムチヤートを示す図面、第８図は先
行音素片Ｍ個と後続音素片（Ｍ＋ｒ）個のサンプ
ル列XpとYpの波形図、第９図は第３図における
RAM１０４の記憶内容を演算処理回路１０５で
演算処理し、RAM１０４に書き込む機能を付加
する為に第３図を変更して作つた本発明の音声合
成装置を示す要部の回路図である。第１０図は本
発明での演算制御回路１０５の働きを説明する為
に第７図を書き直した本発明の動作説明図であ
る。第１１図は第１０図のMP及びMSから新た
なサンプル波形MDを作成する過程を説明するた
めの波形図である。 １０１……信号入力端子、１０２……信号出力
端子、１０３……アナログ−デイジタル変換回
路、１０４……ランダムアクセスメモリ、１０５
……演算制御回路、１０６……読出しクロツクを
発生するクロツク回路、１０７……読出しカウン
タ、１０８……書込みクロツクを発生するクロツ
ク回路、１１０……切り換え回路、１１１……ラ
ツチ回路、１１２……デイジタル−アナログ変換
回路、１１３……ローパスフイルタ、MP……接
続点後の先行音素片のサンプル波形、MS……接
続点後の後続音素片のサンプル波形。
ヤグラム、第２図は従来の装置の特性を示す図
面、第３図は本発明の音声合成装置の構成を示す
ブロツク・ダイヤグラム、第４図および第５図は
第３図の読出しカウンタ１０７の初期値化を行う
際の要部の構成例を示す回路図、第６図は第３図
の同装置のゲート１１５及び１１７の出力を説明
する為のタイムチヤートを示す図面、第７図は第
３図の同装置の演算制御回路１０５の働きを説明
する為のタイムチヤートを示す図面、第８図は先
行音素片Ｍ個と後続音素片（Ｍ＋ｒ）個のサンプ
ル列XpとYpの波形図、第９図は第３図における
RAM１０４の記憶内容を演算処理回路１０５で
演算処理し、RAM１０４に書き込む機能を付加
する為に第３図を変更して作つた本発明の音声合
成装置を示す要部の回路図である。第１０図は本
発明での演算制御回路１０５の働きを説明する為
に第７図を書き直した本発明の動作説明図であ
る。第１１図は第１０図のMP及びMSから新た
なサンプル波形MDを作成する過程を説明するた
めの波形図である。 １０１……信号入力端子、１０２……信号出力
端子、１０３……アナログ−デイジタル変換回
路、１０４……ランダムアクセスメモリ、１０５
……演算制御回路、１０６……読出しクロツクを
発生するクロツク回路、１０７……読出しカウン
タ、１０８……書込みクロツクを発生するクロツ
ク回路、１１０……切り換え回路、１１１……ラ
ツチ回路、１１２……デイジタル−アナログ変換
回路、１１３……ローパスフイルタ、MP……接
続点後の先行音素片のサンプル波形、MS……接
続点後の後続音素片のサンプル波形。
Claims (1)
- 【特許請求の範囲】 １ アナログ音声波形から抽出された音素片を用
いて編集合成する音声合成装置において、 (a) アナログ入力信号をデイジタル信号に変換す
るアナログ・デイジタル変換手段と、 (b) 第１クロツクに従つて該変換手段の出力を記
憶するデイジタル記憶手段と、 (c) 該デイジタル記憶手段に記憶された先行音素
片の後端部のデイジタル値のサンプル列と後続
音素片の前端部のデイジタル値のサンプル列と
の類似度、或は別途アナログ入力信号のサンプ
リングにより得られた先行音素片の後端部のデ
イジタル値のサンプル列と後続音素片の前端部
のデイジタル値のサンプル列との類似度の演算
を行ない、該類似度の最も高い部位の先行音素
片後端部と後続音素片前端部の接続点、即ち前
記デイジタル記憶手段の先行音素片と前記デイ
ジタル記憶手段の後続音素片の接続点のアドレ
ス〔先行音素片の接続点A1、後続音素片の接
続点A2〕を決定し、該決定された先行音素片
後端部A1に続く部位の先行音素片のデイジタ
ル値のサンプル列と後続音素片の該決定された
接続点A2に続く部位の後続音素片のデイジタ
ル値のサンプル列とを各対応するアドレスで一
定比率で加算し、該加算されたデイジタル値の
サンプル列を前記後続音素片先端部の決定され
た部位以降のアドレスに記憶する演算制御手段
と、 (d) 前記デイジタル記憶手段より第２クロツクに
基づき読み出されたデイジタル値をアナログ値
に変換してアナログ音声信号を再生するデイジ
タル・アナログ変換手段と から構成され、 前記演算制御手段は、前記先行音素片後端部に
続く部位の先行音素片のデイジタル値のサンプル
列と、前記後続音素片前端部の後続音素片のデイ
ジタル値のサンプル列を各対応するサンプル点で
加算する比率が、初めは前者の比率が高く、サン
プル点と共に順次後者の比率が高くなるように制
御することを特徴とする音声合成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045440A JPS58162996A (ja) | 1982-03-19 | 1982-03-19 | 音声合成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045440A JPS58162996A (ja) | 1982-03-19 | 1982-03-19 | 音声合成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58162996A JPS58162996A (ja) | 1983-09-27 |
| JPH0373000B2 true JPH0373000B2 (ja) | 1991-11-20 |
Family
ID=12719376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57045440A Granted JPS58162996A (ja) | 1982-03-19 | 1982-03-19 | 音声合成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58162996A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH067356B2 (ja) * | 1984-04-26 | 1994-01-26 | 赤井電機株式会社 | ピツチ変換器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042959B2 (ja) * | 1977-12-16 | 1985-09-25 | 三洋電機株式会社 | アナログ信号合成装置 |
| JPS56126898A (en) * | 1980-03-12 | 1981-10-05 | Sony Corp | Voice pitch converter |
| JPS56168700A (en) * | 1980-05-30 | 1981-12-24 | Nippon Electric Co | Waveform edition type voice synthesizer |
-
1982
- 1982-03-19 JP JP57045440A patent/JPS58162996A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58162996A (ja) | 1983-09-27 |
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