JPH0373540A - ヘテロ接合バイポーラトランジスタ及びその製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタ及びその製造方法Info
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- JPH0373540A JPH0373540A JP1209825A JP20982589A JPH0373540A JP H0373540 A JPH0373540 A JP H0373540A JP 1209825 A JP1209825 A JP 1209825A JP 20982589 A JP20982589 A JP 20982589A JP H0373540 A JPH0373540 A JP H0373540A
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- semiconductor layer
- gaas
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、超高速へテロ接合バイポーラトランジスタ及
びその製造方法に関するものである。
びその製造方法に関するものである。
（従来の技術）
メサ型１造を有する縦型バイポーラトランジスタは、エ
ミッタが半導体表面側に設けられたエミッタ・アンプ構
造と、コレクタが半導体表面側に設けられたコレクタ・
アップ構造とに大別される。
ミッタが半導体表面側に設けられたエミッタ・アンプ構
造と、コレクタが半導体表面側に設けられたコレクタ・
アップ構造とに大別される。
バイポーラトランジスタの高周波５高速性能を決める主
要な指数である電流利得遮断周波数ｆ。
要な指数である電流利得遮断周波数ｆ。
及び最高発振周波数ｆ。、の向上を図るには、ベース・
コレクタ接合容量ＣＩＣの低減力さ不可欠であるが、寄
生容量が著しく少ないコレクタ・アップ構造が接合容Ｉ
Ｃｍ ｃの低減には極めて有利である（例えば、Ｆ’
ＲＯＣＥＥＤ［にＳ ＯＦ ＴＨＥ ＩＥＥＥ、 ｖｏ
ｌ、 ７０゜Ｎｏ、１． ｐ、１９〜ｐ、２４） 、こ
れに加えて、コレクタ・アップ構造は、工くツタを半導
体基板側に設けることができるため、集積化や実装上問
題になる表面配線等の影響がエミッタ・アップ構造に較
べて少ないという利点も有する。従って、超高速化。
コレクタ接合容量ＣＩＣの低減力さ不可欠であるが、寄
生容量が著しく少ないコレクタ・アップ構造が接合容Ｉ
Ｃｍ ｃの低減には極めて有利である（例えば、Ｆ’
ＲＯＣＥＥＤ［にＳ ＯＦ ＴＨＥ ＩＥＥＥ、 ｖｏ
ｌ、 ７０゜Ｎｏ、１． ｐ、１９〜ｐ、２４） 、こ
れに加えて、コレクタ・アップ構造は、工くツタを半導
体基板側に設けることができるため、集積化や実装上問
題になる表面配線等の影響がエミッタ・アップ構造に較
べて少ないという利点も有する。従って、超高速化。
高集積化を目指すにはコレクタ・アンプ構造が最適であ
る。
る。
この様に、コレクタ・アンプ構造は、超高速化５高集積
化に優れているが、トランジスタとして動作する真性ト
ランジスタ以外の領域へのキャリア注入を抑制するため
の外部ベース領域を形成する必要があり、コレクタ・ア
ップ構造の利点を生かし、その性能向上を図るには、高
品質な外部ベース領域の形成が要求される０例えば、■
−■族化合物半導体を用いたヘテロ接合バイポーラトラ
ンジスタ（以下ＨＢＴと呼ぶ）においては、外部ベース
領域のＰ−Ｎ接合をベース層下のワイドバンドギャップ
半導体（エミッタ）層中に形成することより、真性トラ
ンジスタ部分のへテロＰ−Ｎ接合の障壁電位とワイドバ
ンドギャップ中ホモＰ−Ｎ接合の障壁電位の差を利用し
て、外部ベース領域へのキャリア注入を抑制することが
できる。特に、最も研究が盛んであるｎ−ｐ−ｎ型Ａｔ
ＧａＡｓ／ＧａＡｓＨＢＴでは、Ｃ，ＢｅやＭｇ等のア
クセプタ不純物をイオン注入することによりワイドバン
ドギャップＡｌＧａＡｓエミッタ中にＰ−Ｎ接合を形成
し、素子製作が行われている（例えば、Ｅｌｅｃｔｒｏ
ｎｉｃｓＬｅｔｔｓｒｓ、 ｖａｔ、 ２Ｌ ｐ、 ３
１５〜３１６．１９８６ ） ａしかしながら、Ｎ形Ａ
ｌＧａＡｓ層中にナクセブタ不純物のイオン注入により
形成されたＰ−Ｎ接合は、ＭＢＥ等のエピタキシャル成
長により形成された接合よりもｎ値が高く、再結合電流
成分が多いことが良く知られている（例えば、Ｊ、 Ａ
ｐｐｌ、 Ｐｈｙｓ、。
化に優れているが、トランジスタとして動作する真性ト
ランジスタ以外の領域へのキャリア注入を抑制するため
の外部ベース領域を形成する必要があり、コレクタ・ア
ップ構造の利点を生かし、その性能向上を図るには、高
品質な外部ベース領域の形成が要求される０例えば、■
−■族化合物半導体を用いたヘテロ接合バイポーラトラ
ンジスタ（以下ＨＢＴと呼ぶ）においては、外部ベース
領域のＰ−Ｎ接合をベース層下のワイドバンドギャップ
半導体（エミッタ）層中に形成することより、真性トラ
ンジスタ部分のへテロＰ−Ｎ接合の障壁電位とワイドバ
ンドギャップ中ホモＰ−Ｎ接合の障壁電位の差を利用し
て、外部ベース領域へのキャリア注入を抑制することが
できる。特に、最も研究が盛んであるｎ−ｐ−ｎ型Ａｔ
ＧａＡｓ／ＧａＡｓＨＢＴでは、Ｃ，ＢｅやＭｇ等のア
クセプタ不純物をイオン注入することによりワイドバン
ドギャップＡｌＧａＡｓエミッタ中にＰ−Ｎ接合を形成
し、素子製作が行われている（例えば、Ｅｌｅｃｔｒｏ
ｎｉｃｓＬｅｔｔｓｒｓ、 ｖａｔ、 ２Ｌ ｐ、 ３
１５〜３１６．１９８６ ） ａしかしながら、Ｎ形Ａ
ｌＧａＡｓ層中にナクセブタ不純物のイオン注入により
形成されたＰ−Ｎ接合は、ＭＢＥ等のエピタキシャル成
長により形成された接合よりもｎ値が高く、再結合電流
成分が多いことが良く知られている（例えば、Ｊ、 Ａ
ｐｐｌ、 Ｐｈｙｓ、。
ｖｏｌ、 ６２（７）、 ｐ、３０４２〜３０４６．１
９８７） 、真性トランジスタＥＢ接合との障壁電位の
差によりキャリア注入を抑制するためには、このような
外部ベース＾ｌＧａＡｓ Ｐ −Ｎ接合の再結合電流成
分が少ないことが要求されるが、実際、イオン注入で形
成したＰ−Ｎ接合は再結合電流成分が多く、十分にキャ
リア注入を抑制することができない。
９８７） 、真性トランジスタＥＢ接合との障壁電位の
差によりキャリア注入を抑制するためには、このような
外部ベース＾ｌＧａＡｓ Ｐ −Ｎ接合の再結合電流成
分が少ないことが要求されるが、実際、イオン注入で形
成したＰ−Ｎ接合は再結合電流成分が多く、十分にキャ
リア注入を抑制することができない。
特に、高電流密度［１では外部ベースＡｌＧａＡｓダイ
オードが動作してしまい、リーク電流が増大し、トラン
ジスタ特性が著しく低下する。
オードが動作してしまい、リーク電流が増大し、トラン
ジスタ特性が著しく低下する。
以下、図面を用いてコレクタ・アップ構造ＨＢＴの従来
形外部ベース製作方法を具体的に示す。
形外部ベース製作方法を具体的に示す。
第３図（ａ）、（ロ）は、従来の典型的なｆｉ−ｐ−ｎ
型コレクタ・アップ構造＾ｌＧａＡｓ ／ ＧａＡｓ系
ＨＢＴ中外部ベース領域の概略図を示したものである。
型コレクタ・アップ構造＾ｌＧａＡｓ ／ ＧａＡｓ系
ＨＢＴ中外部ベース領域の概略図を示したものである。
第３図（３）は、半絶縁性のＧａＡｓ基板ｌ上にｎ＋−
ＧａＡＳ （Ｓｉドーピング）層２を０．７ｎ、 Ｎ
−ＡＩｌｌｉａＡｉ（Ｓｉドーピング）層３を０．５ｎ
、 ｐ″″−ＧａＡＳ （Ｂｅドーピング）層４を０．
Ｉｎ、 ｎ−ＧａＡＳ（５ｉドーピング）層５を０．３
ｇ、 ｎ” −ＧａＡｓ （Ｓｉドーピング）層６を０
．１５ｎ分子線エピタキシャル成長（ＭＢＥ）法により
順次エピタキシャル成長させたウェハ全面に５ｉＯＪｊ
７をプラズマＣＶＤ法により堆積させた後、フォトリン
グラフィによりパタニングを行い、このパタニングした
フォトレジストをマスクに上記ｓｔｏｗ膜をＣＪａガス
ＲＩＥ法によりエツチングし、更に同じマスクで図中６
．５のコレクタ層をＢＣＩ！ガスＥＣＲプラズマＲｒＢ
Ｅ法でエツチングを行い、ｐ” ＧａＡｓベース層上
にコレクタ層を０．０５ｎ程度残し、外部ベース領域９
を形成するためにＢｅとＦの二重イオン注入（Ｂｅ／Ｆ
）を行う工程を示したものである。このＢｅ／Ｆ二重イ
オン注入法は、充分な電気的活性化率が得られ、かつ制
御性の良いｐ型キャリアの注入プロファイルが得られる
ために、特にＡｌＧａＡｓ中では有効であることが知ら
れている（Ａｐｐｌ、 Ｐｈｙｓ、 Ｌｅｔｔ、、 ｖ
ｏｌ、５２゜ｐ、１４９３〜ｐ、１４９５．１９８８）
、この様な効果はＢｅ／Ｐの二重イオン注入法でもｌ
ｉ？！！されている。注入後、８００〜９００℃の短時
間（１〜１０＋）ランプアニールを施し、注入ドーパン
トを活性化させる。
ＧａＡＳ （Ｓｉドーピング）層２を０．７ｎ、 Ｎ
−ＡＩｌｌｉａＡｉ（Ｓｉドーピング）層３を０．５ｎ
、 ｐ″″−ＧａＡＳ （Ｂｅドーピング）層４を０．
Ｉｎ、 ｎ−ＧａＡＳ（５ｉドーピング）層５を０．３
ｇ、 ｎ” −ＧａＡｓ （Ｓｉドーピング）層６を０
．１５ｎ分子線エピタキシャル成長（ＭＢＥ）法により
順次エピタキシャル成長させたウェハ全面に５ｉＯＪｊ
７をプラズマＣＶＤ法により堆積させた後、フォトリン
グラフィによりパタニングを行い、このパタニングした
フォトレジストをマスクに上記ｓｔｏｗ膜をＣＪａガス
ＲＩＥ法によりエツチングし、更に同じマスクで図中６
．５のコレクタ層をＢＣＩ！ガスＥＣＲプラズマＲｒＢ
Ｅ法でエツチングを行い、ｐ” ＧａＡｓベース層上
にコレクタ層を０．０５ｎ程度残し、外部ベース領域９
を形成するためにＢｅとＦの二重イオン注入（Ｂｅ／Ｆ
）を行う工程を示したものである。このＢｅ／Ｆ二重イ
オン注入法は、充分な電気的活性化率が得られ、かつ制
御性の良いｐ型キャリアの注入プロファイルが得られる
ために、特にＡｌＧａＡｓ中では有効であることが知ら
れている（Ａｐｐｌ、 Ｐｈｙｓ、 Ｌｅｔｔ、、 ｖ
ｏｌ、５２゜ｐ、１４９３〜ｐ、１４９５．１９８８）
、この様な効果はＢｅ／Ｐの二重イオン注入法でもｌ
ｉ？！！されている。注入後、８００〜９００℃の短時
間（１〜１０＋）ランプアニールを施し、注入ドーパン
トを活性化させる。
第３図中）は、その後ＳｉＮ膜を全面にプラズマＣＶＤ
法で堆積した後ＣアＦ、ガスＲＩＥでエツチングし、図
中１２のサイドウオールを形成した後、ベース抵抗低減
のためにＺｎ拡散を５５０’Ｃ，３分間行う工程を示し
たものである。
法で堆積した後ＣアＦ、ガスＲＩＥでエツチングし、図
中１２のサイドウオールを形成した後、ベース抵抗低減
のためにＺｎ拡散を５５０’Ｃ，３分間行う工程を示し
たものである。
外部ベース領域９中のＰ−Ｎ接合は、Ｂｅ／Ｆイオン注
入法注形法されているので、エピタキシャル成長により
形成されたＥＢ接合と較べてｎ値が高く、再結合電流成
分が支配的であるため、特に高電流密度６Ｉ域において
リーク電流が増大し、トランジスタ特性の著しい低下を
引き起こす。
入法注形法されているので、エピタキシャル成長により
形成されたＥＢ接合と較べてｎ値が高く、再結合電流成
分が支配的であるため、特に高電流密度６Ｉ域において
リーク電流が増大し、トランジスタ特性の著しい低下を
引き起こす。
（発明が解決しようとする課１１）
従来のコレクタ・アップ形ＨＢＴにおいては、イオン注
入で形成したワイドバンドギャップ外部ベース中Ｐ−Ｎ
接合のｎ（ａが高く、再結合′ｒｊｉ流成分が多いため
、特に、高電流密度領域において外部ベースからのリー
ク電流が増大し、トランジスタ特性が著しく低下すると
いう問題があった。
入で形成したワイドバンドギャップ外部ベース中Ｐ−Ｎ
接合のｎ（ａが高く、再結合′ｒｊｉ流成分が多いため
、特に、高電流密度領域において外部ベースからのリー
ク電流が増大し、トランジスタ特性が著しく低下すると
いう問題があった。
本発明は上記の欠点を改善するために提案されたもので
、その目的は、外部ベースと真性トランジスタの境界部
に高抵抗領域を設けることにより、イオン注入で形成し
たＡｌＧａＡｓ Ｐ −Ｎ接合のリーク電流を抑制し、
電流利得６高周波特性に優れたトランジスタを提供する
ことにある。
、その目的は、外部ベースと真性トランジスタの境界部
に高抵抗領域を設けることにより、イオン注入で形成し
たＡｌＧａＡｓ Ｐ −Ｎ接合のリーク電流を抑制し、
電流利得６高周波特性に優れたトランジスタを提供する
ことにある。
（課題を解決するための手段）
上記の目的を達成するため、本発明は第１の導電形を有
する第１の半導体層から成るエミツタ層、前記エミツタ
層上に形成された前記第１の半導体層よりもバンドギャ
ップの小さい、第２の導電形を有する第２の半導体層か
ら成るベース層、及び前記ベース層上に形成された第１
のＲ電形を有する第３の半導体層から戒るコレクタ層を
含む半導体層から構成されたヘテロ接合バイポーラトラ
ンジスタにおいて、少なくとも前記第１の半導体層及び
第２の半導体層を含む領域中に設けられた外部ベース領
域と、少なくとも前記第１の半導体層及び第２の半導体
層を含む領域中の真性トランジスタの境界部分に、キャ
リア補償効果によって生成された高抵抗領域が設けられ
ていることを特徴とするヘテロ接合バイポーラトランジ
スタを発明の要旨とするものである。
する第１の半導体層から成るエミツタ層、前記エミツタ
層上に形成された前記第１の半導体層よりもバンドギャ
ップの小さい、第２の導電形を有する第２の半導体層か
ら成るベース層、及び前記ベース層上に形成された第１
のＲ電形を有する第３の半導体層から戒るコレクタ層を
含む半導体層から構成されたヘテロ接合バイポーラトラ
ンジスタにおいて、少なくとも前記第１の半導体層及び
第２の半導体層を含む領域中に設けられた外部ベース領
域と、少なくとも前記第１の半導体層及び第２の半導体
層を含む領域中の真性トランジスタの境界部分に、キャ
リア補償効果によって生成された高抵抗領域が設けられ
ていることを特徴とするヘテロ接合バイポーラトランジ
スタを発明の要旨とするものである。
さらに、本発明は第１の導電形を有する第１の半導体層
から成るエミツタ層、前記エミツタ層上に形成された前
記第１の半導体層よりもバンドギャップの小さい、第２
の導電形を有する第２の半導体層から成るベース層、及
び前記ベース層上に形成された第１の導電形を有する第
３の半導体層から成るコレクタ層を含む半導体層から構
成されたヘテロ接合バイポーラトランジスタにおいて、
パタニングを行いコレクタ層をエツチングすることでメ
サ型構造を形成する工程と、前記メサ型構造のコレクタ
層側面とエツチングされた領域に埋め込まれた誘電体膜
との間に生じる極微細寸法の溝孔を通して０゛（酸素）
イオンを注入する工程と、ついで高温アニール処理を施
すことにより、外部ベース領域と真性トランジスタ領域
の微細寸法境界部にキャリア補償効果によって高抵抗領
域を生成させる工程とを含むことを特徴とするヘテロ接
合バイポーラトランジスタの製造方法を発明の要旨とす
るものである。
から成るエミツタ層、前記エミツタ層上に形成された前
記第１の半導体層よりもバンドギャップの小さい、第２
の導電形を有する第２の半導体層から成るベース層、及
び前記ベース層上に形成された第１の導電形を有する第
３の半導体層から成るコレクタ層を含む半導体層から構
成されたヘテロ接合バイポーラトランジスタにおいて、
パタニングを行いコレクタ層をエツチングすることでメ
サ型構造を形成する工程と、前記メサ型構造のコレクタ
層側面とエツチングされた領域に埋め込まれた誘電体膜
との間に生じる極微細寸法の溝孔を通して０゛（酸素）
イオンを注入する工程と、ついで高温アニール処理を施
すことにより、外部ベース領域と真性トランジスタ領域
の微細寸法境界部にキャリア補償効果によって高抵抗領
域を生成させる工程とを含むことを特徴とするヘテロ接
合バイポーラトランジスタの製造方法を発明の要旨とす
るものである。
（作用）
外部ベース中Ｐ−Ｎ接合には再結合電流成分が多く、十
分にキャリア注入を抑制することができない点を解決す
るために、本発明では、このＰ−Ｎ接合の外側に高抵抗
領域を設けることによって、外部ベースからのリーク電
流を抑制でき、良好なトランジスタ特性を有するＨＢＴ
をうることかできる。
分にキャリア注入を抑制することができない点を解決す
るために、本発明では、このＰ−Ｎ接合の外側に高抵抗
領域を設けることによって、外部ベースからのリーク電
流を抑制でき、良好なトランジスタ特性を有するＨＢＴ
をうることかできる。
外部ベースの外側、すなわち外部ベースと真性トランジ
スタの境界部に高抵抗領域を設けるためには、自らはキ
ャリアを発生しない不活性イオン種をイオン注入して、
その際生じる注入ダメージによる半導体結晶欠陥に起因
するトラップ準位を利用してキャリアを補償する方策が
有効であると考えられる。
スタの境界部に高抵抗領域を設けるためには、自らはキ
ャリアを発生しない不活性イオン種をイオン注入して、
その際生じる注入ダメージによる半導体結晶欠陥に起因
するトラップ準位を利用してキャリアを補償する方策が
有効であると考えられる。
ＧａＡｓ、ＡＩＧａＡｓにおいては、キャリア補償効果
を有し、半絶縁化をもたらすイオン種としては、Ｈ７Ｑ
’、 ８’等が良く用いられているが、実際のプロセス
工程上の高温熱処理を考慮すると、注入ダメージによる
結晶欠陥は回復し、キャリア補償効果が半減する。しか
し、この中でも０°イオンは、特にＡＩＧａＡｓ中で、
９００℃程度の高温アニールを施すことにより深い準位
が生じ、これによりキャリア補償効果が増大する。一方
、ＧａＡｓ中では、高温アニールを施しても深い準位が
生じることはなく、反対に、注入ダメージによる半導体
結晶欠陥に起因する準位が消滅してしまいキャリア補償
効果が半減する（Ａｐｐｌ、 Ｐｈｙｓ、 Ｌｅｔｔ、
、 ｖｏｌ、５２． ｐ、３９５〜３９７゜１９８８）
。
を有し、半絶縁化をもたらすイオン種としては、Ｈ７Ｑ
’、 ８’等が良く用いられているが、実際のプロセス
工程上の高温熱処理を考慮すると、注入ダメージによる
結晶欠陥は回復し、キャリア補償効果が半減する。しか
し、この中でも０°イオンは、特にＡＩＧａＡｓ中で、
９００℃程度の高温アニールを施すことにより深い準位
が生じ、これによりキャリア補償効果が増大する。一方
、ＧａＡｓ中では、高温アニールを施しても深い準位が
生じることはなく、反対に、注入ダメージによる半導体
結晶欠陥に起因する準位が消滅してしまいキャリア補償
効果が半減する（Ａｐｐｌ、 Ｐｈｙｓ、 Ｌｅｔｔ、
、 ｖｏｌ、５２． ｐ、３９５〜３９７゜１９８８）
。
ところで、ここで問題となるのは、この高抵抗領域を外
部ベースと真性トランジスタの微細寸法境界領域に設け
るために、０゛イオンを選択的に微細寸法境界領域に注
入する方法である。この高抵抗領域が必要以上に外部ベ
ースに広がると、素子特性に重要な影響を与えるベース
抵抗が著しく増大して、初期の目的が達成されなくなっ
てしまうことは言うまでもない、従って、２外部ベース
と真性トランジスタの微細寸法境界領域にのみ０°イオ
ンが選択的に注入される必要性が生じる。
部ベースと真性トランジスタの微細寸法境界領域に設け
るために、０゛イオンを選択的に微細寸法境界領域に注
入する方法である。この高抵抗領域が必要以上に外部ベ
ースに広がると、素子特性に重要な影響を与えるベース
抵抗が著しく増大して、初期の目的が達成されなくなっ
てしまうことは言うまでもない、従って、２外部ベース
と真性トランジスタの微細寸法境界領域にのみ０°イオ
ンが選択的に注入される必要性が生じる。
このための最も有効な手段と考えられるのが、セルファ
ライン的に注入マスクを形成する方法であり、第２図に
示すように、コレクタメサの両側にＥＣＲプラズマ法と
リフトオフ法によりＳｉｎｇ等の誘電体膜を設番す、上
記半導体層５，６と誘電体膜の間にリフトオフの際に生
じる溝孔を通して０１イオンを注入し、外部ベースと真
性トランジスタの微細寸法境界領域に高抵抗領域を形成
することが可能になる。
ライン的に注入マスクを形成する方法であり、第２図に
示すように、コレクタメサの両側にＥＣＲプラズマ法と
リフトオフ法によりＳｉｎｇ等の誘電体膜を設番す、上
記半導体層５，６と誘電体膜の間にリフトオフの際に生
じる溝孔を通して０１イオンを注入し、外部ベースと真
性トランジスタの微細寸法境界領域に高抵抗領域を形成
することが可能になる。
この様な高抵抗領域をＡｆＧａＡｓ外部ベースと真性ト
ランジスタの境界部に導入することによりイオン注入で
形成したＰ−Ｎ接合に起因するリーク電流が抑制され、
電流利得、高周波特性に優れたコレクタ・アップ構造＾
ｌＧａＡｓ／ ＧａＡｓ ＨＢ Ｔを提供できるように
なる。
ランジスタの境界部に導入することによりイオン注入で
形成したＰ−Ｎ接合に起因するリーク電流が抑制され、
電流利得、高周波特性に優れたコレクタ・アップ構造＾
ｌＧａＡｓ／ ＧａＡｓ ＨＢ Ｔを提供できるように
なる。
以下、図面に基づき実施例について説明する。
なお、本発明では、Ｐ−Ｎ接合のリーク電流抑制を図る
ことができる高抵抗領域を主に外部ベースの横方向の外
側に設けた場合について説明したが、同様な高抵抗領域
を外部ベースの深さ方向の外側に設けてＰ−Ｎ接合のリ
ーク電流を抑制することも十分に可能である。これば、
Ｂｅ／Ｆ二重イオン注入を行い外部ベースを形成した直
後、このＢｅ／Ｆの投影飛程（Ｐｒｏｊｅｃｔｅｄ Ｒ
ａｎｇｅ）よりも深く０４イオンを注入することで、外
部ベースの下側に高抵抗領域が容易に形成される。
ことができる高抵抗領域を主に外部ベースの横方向の外
側に設けた場合について説明したが、同様な高抵抗領域
を外部ベースの深さ方向の外側に設けてＰ−Ｎ接合のリ
ーク電流を抑制することも十分に可能である。これば、
Ｂｅ／Ｆ二重イオン注入を行い外部ベースを形成した直
後、このＢｅ／Ｆの投影飛程（Ｐｒｏｊｅｃｔｅｄ Ｒ
ａｎｇｅ）よりも深く０４イオンを注入することで、外
部ベースの下側に高抵抗領域が容易に形成される。
また、本実施例はあくまでも一つの例示であって、本発
明の主旨を逸脱しない範囲で、種々の変更があるいは改
良を行いうろことは言うまでもない。
明の主旨を逸脱しない範囲で、種々の変更があるいは改
良を行いうろことは言うまでもない。
（実施例）
次に、本発明の実施例を図面とともに説明する。
第１図は、本発明によるｎ−ｐ−ｎ型コレクタ・アップ
構造ＨＢＴの製造工程を図示した。ものであり、全て素
子断面構造図を示している０本実施例では、トランジス
タの結晶材料として、半絶縁性ＧａＡｓ基板上にエピタ
キシャル成長したＡｌＧａＡｓ／ＧａＡｓ半導体結晶を
例にとって説明する。
構造ＨＢＴの製造工程を図示した。ものであり、全て素
子断面構造図を示している０本実施例では、トランジス
タの結晶材料として、半絶縁性ＧａＡｓ基板上にエピタ
キシャル成長したＡｌＧａＡｓ／ＧａＡｓ半導体結晶を
例にとって説明する。
第１図（６）は、半絶縁性のＧａＡｓ基板１上にｎ゛−
ＧａＡｓ （Ｓｉドーピング濃度； ３ Ｘ １０ ’
＠ｃｍ−” ）層２を０．７ｎＳＮ −ＡＩＧａＡｓ
（Ｓｌドーピング濃度ｉ １ ＸＩＯ”Ｃ１３）層３
を０．５ｎｓ ｐ’ −ＧａＡｓ （Ｂｅドーピング濃
度ｉ ２ ＸＩＯ”ａｍ−”）層４をＯ、ｌ、ｎ、 ｎ
−ＧａＡｓ （Ｓｉドーピング濃度； Ｉ Ｘ１０１
？ｃｍ−”）層５を０．３ｎ、イーＧａＡｓ （Ｓｉド
ーピング濃度；５ ＸＩＯ”ｃｍ−’）層６を０．１５
ｎ分子線エピタキシャル成長（ＭＢＥ）法により順次エ
ピタキシャル成長させたウェハ全面にＳｌｏｗ膜７をプ
ラズマＣＶＤ法により堆積させた工程を示したものであ
る。
ＧａＡｓ （Ｓｉドーピング濃度； ３ Ｘ １０ ’
＠ｃｍ−” ）層２を０．７ｎＳＮ −ＡＩＧａＡｓ
（Ｓｌドーピング濃度ｉ １ ＸＩＯ”Ｃ１３）層３
を０．５ｎｓ ｐ’ −ＧａＡｓ （Ｂｅドーピング濃
度ｉ ２ ＸＩＯ”ａｍ−”）層４をＯ、ｌ、ｎ、 ｎ
−ＧａＡｓ （Ｓｉドーピング濃度； Ｉ Ｘ１０１
？ｃｍ−”）層５を０．３ｎ、イーＧａＡｓ （Ｓｉド
ーピング濃度；５ ＸＩＯ”ｃｍ−’）層６を０．１５
ｎ分子線エピタキシャル成長（ＭＢＥ）法により順次エ
ピタキシャル成長させたウェハ全面にＳｌｏｗ膜７をプ
ラズマＣＶＤ法により堆積させた工程を示したものであ
る。
第１図（ロ）は、フォトリソグラフィによりパタニング
を行い、このパタニングしたフォトレジスト（ＰＲ）８
をマスクに上記５ｌｏｔ膜７をＣ１ＦｉガスＲＩＥ法に
よりエツチングし、更に同じマスクで図中６．５のコレ
クタ層をＢＣＩｓガスＢＣＲプラズマＲＩＢＥ法でエツ
チングを行い、ｐ４′−ＧａＡｓベース層４上にコレク
タ層を０．０５〜０．１ｎ残し、ＢｅとＦの二重イオン
注入（Ｂｅ／Ｆ）を行い、外部ベース領域９を形成する
工程を示したものである。
を行い、このパタニングしたフォトレジスト（ＰＲ）８
をマスクに上記５ｌｏｔ膜７をＣ１ＦｉガスＲＩＥ法に
よりエツチングし、更に同じマスクで図中６．５のコレ
クタ層をＢＣＩｓガスＢＣＲプラズマＲＩＢＥ法でエツ
チングを行い、ｐ４′−ＧａＡｓベース層４上にコレク
タ層を０．０５〜０．１ｎ残し、ＢｅとＦの二重イオン
注入（Ｂｅ／Ｆ）を行い、外部ベース領域９を形成する
工程を示したものである。
第１図（Ｃ）は、ＥＣＲプラズマ堆積装置を用いて、Ｓ
ｉ［１４と０．ガスから低温（室温）で５ＩＯＪＩを全
面に堆積し、リフトオフ法により、上記メサエッチング
されたコレクタ半導体上の片側段差部分を上記Ｓ１０□
膜１０で埋め込み、この１ｓｉｏ□膜とコレクタ半導体
の間に生じる片側Ｖ字形の溝孔１０ａを通して、０゛イ
オンを注入し、高抵抗領域１１を形成する工程を示した
ものである。ＥＣＲプラズマ堆積堆積層いて堆積した５
ｉｌｌ膜は、側面に堆積した部分が極めて脆弱であると
いう性質を有している０本実施例では、リフトオフを行
う前に、バッファーフッ＃（肝： ＮＨ，Ｆ−１： １
２０）で３０秒間ウェットエツチングを行い、臘弱な側
面の５１０ｇ膜を取り除くことでリフトオフを容易にし
た。これら一連の工程において、５ｉｏｔ膜１０とコレ
クタ半導体５，６の間に図中に示した欅な片側Ｖ字形の
溝孔１０ａが形成されるが、これは、上記ＥＣＲプラズ
マ堆積装置を用いて低温で堆積して、リフトオフを行い
、５ｒＯｘ膜を埋め込んだ場合にのみ容易に、しかも再
現性良く形成される。他の誘電体膜堆積方法、例えば、
ＣＶＤ及びプラズマＣＶＤ法では、低温で高品質な誘電
体膜を再現性良く堆積することは困難であり、また、ス
パッタ法を用いれば低温で誘電体膜を堆積することが可
能となるが、ＥＣＲプラズマ法で堆積した誘電体膜で見
られるような、側面のみ脆弱な膜が生成され効果的にエ
ツチングされた後リフトオフされることで再現性の良い
溝孔を形成することは困難である。１字形溝孔のなす角
度は、２０〜３０度であることが知られている。
ｉ［１４と０．ガスから低温（室温）で５ＩＯＪＩを全
面に堆積し、リフトオフ法により、上記メサエッチング
されたコレクタ半導体上の片側段差部分を上記Ｓ１０□
膜１０で埋め込み、この１ｓｉｏ□膜とコレクタ半導体
の間に生じる片側Ｖ字形の溝孔１０ａを通して、０゛イ
オンを注入し、高抵抗領域１１を形成する工程を示した
ものである。ＥＣＲプラズマ堆積堆積層いて堆積した５
ｉｌｌ膜は、側面に堆積した部分が極めて脆弱であると
いう性質を有している０本実施例では、リフトオフを行
う前に、バッファーフッ＃（肝： ＮＨ，Ｆ−１： １
２０）で３０秒間ウェットエツチングを行い、臘弱な側
面の５１０ｇ膜を取り除くことでリフトオフを容易にし
た。これら一連の工程において、５ｉｏｔ膜１０とコレ
クタ半導体５，６の間に図中に示した欅な片側Ｖ字形の
溝孔１０ａが形成されるが、これは、上記ＥＣＲプラズ
マ堆積装置を用いて低温で堆積して、リフトオフを行い
、５ｒＯｘ膜を埋め込んだ場合にのみ容易に、しかも再
現性良く形成される。他の誘電体膜堆積方法、例えば、
ＣＶＤ及びプラズマＣＶＤ法では、低温で高品質な誘電
体膜を再現性良く堆積することは困難であり、また、ス
パッタ法を用いれば低温で誘電体膜を堆積することが可
能となるが、ＥＣＲプラズマ法で堆積した誘電体膜で見
られるような、側面のみ脆弱な膜が生成され効果的にエ
ツチングされた後リフトオフされることで再現性の良い
溝孔を形成することは困難である。１字形溝孔のなす角
度は、２０〜３０度であることが知られている。
このＥＣＲプラズマ法で堆積したＳｉＯ□膜１０の膜厚
は、イオン注入した０＊に対して充分なストツピングパ
ワー（Ｓｔｏｐｐｉｎｇ ｐｏｗｅｒ）が得られる程度
の厚さとし、かつコレクタ上にプラズマＣＶＤ法で堆積
したＳｔｏｗ膜７よりも厚くならないものとする。
は、イオン注入した０＊に対して充分なストツピングパ
ワー（Ｓｔｏｐｐｉｎｇ ｐｏｗｅｒ）が得られる程度
の厚さとし、かつコレクタ上にプラズマＣＶＤ法で堆積
したＳｔｏｗ膜７よりも厚くならないものとする。
また、０１イオンの注入エネルギーは、Ｂｅ／Ｆ二重イ
オン注入で形成したＰ−Ｎ接合よりも深くなる欅に選ぶ
ものとする。
オン注入で形成したＰ−Ｎ接合よりも深くなる欅に選ぶ
ものとする。
第１図（ψは、二重イオン注入したＢｓ”を活性化させ
るために８５０℃のランプアニールを５秒間程度施した
後、ＥＣＲプラズマ法で堆積した５ｌｏｔ膜１０をＣ１
Ｆ＆ガスＲＩＥでエツチングし、半導体面９を露呈させ
た後、ＳｉＮ膜を全面にプラズマＣＶＤ法で堆積し、Ｃ
＊Ｆｉガス及びＳＦ、ガスのＲＩＢでエツチングし、図
中１２のサイドウオールを形成した後、ベース抵抗低減
のためにＺｎ拡散を５５０℃、３分間、開責法で行い、
ｐ形高濃度層（１０！・ｅｌｍ−”程度Ｈ３を形成させ
る工程を示したものである。このとき、サイドウオール
１２の横幅は高抵抗領域１１よりも厚くなるように作製
し、Ｚｎ拡散が高抵抗領域１１の外側から行われるもの
とする０本実施例では、このサイドウオール１２の横幅
は０．１５ａ程度とした。
るために８５０℃のランプアニールを５秒間程度施した
後、ＥＣＲプラズマ法で堆積した５ｌｏｔ膜１０をＣ１
Ｆ＆ガスＲＩＥでエツチングし、半導体面９を露呈させ
た後、ＳｉＮ膜を全面にプラズマＣＶＤ法で堆積し、Ｃ
＊Ｆｉガス及びＳＦ、ガスのＲＩＢでエツチングし、図
中１２のサイドウオールを形成した後、ベース抵抗低減
のためにＺｎ拡散を５５０℃、３分間、開責法で行い、
ｐ形高濃度層（１０！・ｅｌｍ−”程度Ｈ３を形成させ
る工程を示したものである。このとき、サイドウオール
１２の横幅は高抵抗領域１１よりも厚くなるように作製
し、Ｚｎ拡散が高抵抗領域１１の外側から行われるもの
とする０本実施例では、このサイドウオール１２の横幅
は０．１５ａ程度とした。
先に述べた欅に、Ｏ′″注入したＡｊＧａＡｓｌｌ域は
８５０℃の高温アニールを施すと深い準位が生じるが、
ＧａＡｓ中では、この様な深い準位が生じることはなく
、むしろ注入ダメージによる結晶欠陥が回復しキャリア
補償効果が低減される。従って、高抵抗領域１１が存在
していてもＧａＡａベース抵抗の増加はほとんどないも
のと考えられる。
８５０℃の高温アニールを施すと深い準位が生じるが、
ＧａＡｓ中では、この様な深い準位が生じることはなく
、むしろ注入ダメージによる結晶欠陥が回復しキャリア
補償効果が低減される。従って、高抵抗領域１１が存在
していてもＧａＡａベース抵抗の増加はほとんどないも
のと考えられる。
第１図（ｅ）は、外部ベース面積の低減を図るためにフ
ォトリソグラフィによりパタニングを行い、このパタニ
ングしたフォトレジストをマスクにして外部ベース領域
９．１３をａｃｔｓガスＥＣＲプラズマＲＩＢＥ法で、
少なくとも外部ベース領域のＡｌＧａＡｓエミッタ中に
形成されているＰ−Ｎ接合よりも深くまでエツチングを
行った後、ＥＣＲプラズマ堆積堆積層り、ｓ ｉ ｏ
ｚ １１１４を埋め込み、更に眉間絶縁膜として５ｉｎ
Ｉ膜１５をプラズマＣＶＤ法によって堆積し、フォトリ
ソグラフィによりパタニングを行い、スペーサリフトオ
フ法を用いてベース電極１６を形成する工程を示したも
のである０本実施例では、ベース電極金属としてτｉ／
Ｐｔ／＾Ｕを用いた。
ォトリソグラフィによりパタニングを行い、このパタニ
ングしたフォトレジストをマスクにして外部ベース領域
９．１３をａｃｔｓガスＥＣＲプラズマＲＩＢＥ法で、
少なくとも外部ベース領域のＡｌＧａＡｓエミッタ中に
形成されているＰ−Ｎ接合よりも深くまでエツチングを
行った後、ＥＣＲプラズマ堆積堆積層り、ｓ ｉ ｏ
ｚ １１１４を埋め込み、更に眉間絶縁膜として５ｉｎ
Ｉ膜１５をプラズマＣＶＤ法によって堆積し、フォトリ
ソグラフィによりパタニングを行い、スペーサリフトオ
フ法を用いてベース電極１６を形成する工程を示したも
のである０本実施例では、ベース電極金属としてτｉ／
Ｐｔ／＾Ｕを用いた。
第１図（ｆ）は、工ξツタ部にフォトリソグラフィによ
りパタニングを行い、層間絶縁膜であるＳｉｎｇ膜１５
及び埋め込んだＢＣＲプラズマｓｉｏ＊膜１４をＣｔｈ
ガスおよびＳＰ、ガスのＲＩＥでエツチングすることに
よりｒｉ’ −ＧａＡｓ層２の面出しを行い、層間絶縁
膜として５１０ｇ膜１５をプラズマＣＶＤ法によって堆
積し、スペーサリフトオフ法によりエミッタ電極１７を
形成し、さらにコレクタ部にフォトリソグラフィにより
パタニングを行い、層間絶縁膜であるＳｌＯ！Ｗｊ４１
５をエツチングすることによりｎ” −ＧａＡｓ層６の
面出しを行いスペーサリフトオフ法でコレクタ電極１８
を形成する工程を示したものである０本実施例では、エ
ミッタ電極及びコレクタ電極用の電極金属としてＡｕＧ
ｅ／Ｎｉ／Ｔｔ／Ｐｔ／Ａｕを用いた。その後、アロイ
オーミック処理を３６０’Ｃで行い、更に素子間分離の
ために１１”を注入する。パッド配線を施し素子製作工
程は終了する。
りパタニングを行い、層間絶縁膜であるＳｉｎｇ膜１５
及び埋め込んだＢＣＲプラズマｓｉｏ＊膜１４をＣｔｈ
ガスおよびＳＰ、ガスのＲＩＥでエツチングすることに
よりｒｉ’ −ＧａＡｓ層２の面出しを行い、層間絶縁
膜として５１０ｇ膜１５をプラズマＣＶＤ法によって堆
積し、スペーサリフトオフ法によりエミッタ電極１７を
形成し、さらにコレクタ部にフォトリソグラフィにより
パタニングを行い、層間絶縁膜であるＳｌＯ！Ｗｊ４１
５をエツチングすることによりｎ” −ＧａＡｓ層６の
面出しを行いスペーサリフトオフ法でコレクタ電極１８
を形成する工程を示したものである０本実施例では、エ
ミッタ電極及びコレクタ電極用の電極金属としてＡｕＧ
ｅ／Ｎｉ／Ｔｔ／Ｐｔ／Ａｕを用いた。その後、アロイ
オーミック処理を３６０’Ｃで行い、更に素子間分離の
ために１１”を注入する。パッド配線を施し素子製作工
程は終了する。
本実施例の記載では、外部ベース形成にＢｅ／Ｆの二重
イオン注入法を用いたが、二重イオン注入法を用いると
、Ｂｅ”の単独注入よりもＡｌＧａＡｓ中での活性化率
が増加し、良好な注入プロファイルが得られることがわ
かっている。二重イオン注入の組合せとしては、本実施
例で用いたＢｅ／Ｆの他にもＢｅ／ Ｐ 、 Ｂｅ／
Ａｓでもほぼ同様な効果が期待できる。また、ｐ形ドー
パントとしては、Ｃ，Ｍｇも有効である。
イオン注入法を用いたが、二重イオン注入法を用いると
、Ｂｅ”の単独注入よりもＡｌＧａＡｓ中での活性化率
が増加し、良好な注入プロファイルが得られることがわ
かっている。二重イオン注入の組合せとしては、本実施
例で用いたＢｅ／Ｆの他にもＢｅ／ Ｐ 、 Ｂｅ／
Ａｓでもほぼ同様な効果が期待できる。また、ｐ形ドー
パントとしては、Ｃ，Ｍｇも有効である。
本実施例の記載では、コレクタ・アップ構造のＨＢＴに
ついて説明したが、本発明はエミッタ・アップ構造のＨ
ＢＴの外部ベースにも適用可能である。
ついて説明したが、本発明はエミッタ・アップ構造のＨ
ＢＴの外部ベースにも適用可能である。
（発明の効果）
コレクタ・アップ構造ＨＢＴの外部ベース領域形成にお
いて、本発明では、真性トランジスタとＰ形ドーパント
（Ｂｅ、 Ｍｇ等）をイオン注入した外部ベース領域と
の境界部に横幅微細寸法の高抵抗領域を設けることによ
り、外部ベースＰ−Ｎ接合に起因するリーク電流が抑制
でき、電流利得、高周波特性に優れた良好なコレクタ・
アップ構造ＡｌＧａＡｓ、／ＧａＡｓ ＨＢ Ｔを提供
できるようになる。
いて、本発明では、真性トランジスタとＰ形ドーパント
（Ｂｅ、 Ｍｇ等）をイオン注入した外部ベース領域と
の境界部に横幅微細寸法の高抵抗領域を設けることによ
り、外部ベースＰ−Ｎ接合に起因するリーク電流が抑制
でき、電流利得、高周波特性に優れた良好なコレクタ・
アップ構造ＡｌＧａＡｓ、／ＧａＡｓ ＨＢ Ｔを提供
できるようになる。
第１図（ａ）〜（０は、本発明によるｎ−ｐ−ｎ型コレ
クタ・アップ構造へテロ接合バイポーラトランジスタの
一連の製造工程を図示したものであり、全て素子断面構
造図を示している。 第２図は、０゛イオン注入によって横幅微細寸法の高抵
抗領域を形成するために、ＥＣＲ埋め込み５ｌｏｔとコ
レクタメサの間に生じた溝孔を利用したイオン注入マス
クの概略図を示したものである。 第３図（ａ）、 （ｂ）は、従来の典型的なＱ−ｐ−ｎ
型コレクタ・アンプ構造ＡｌＧａＡｓ／ＧａＡｓヘテロ
接合バイポーラトランジスタの外部ベース領域の概略図
を示したものである。 １・・・半絶縁性ＧａＡｓ基板 ２ ・−・ｒ： −ＧａＡｓ （Ｓｉドーピング濃度；
３Ｘ１０’・ｃｍ−’）層 ３−−−Ｎ−＾ｌＧａＡｓ （Ｓｉドーピング濃度；
Ｉ ＸＩＯ”Ｃ１３）層 ４ ・・・ｐ’ −ＧａＡｓ （Ｂｅドーピング濃度；
２ ＸＩＯ”Ｃ１３）層 ５ ・・・ｎ −ＧａＡｓ （Ｓｉドーピング濃度；
Ｉ Ｘｌ０Ｉ？ｃ１３）層 ６−−−ｎ”−ＧａＡｓ （５４ド一ピング濃度、５’
Ｘ１０”Ｃ１１）層 ７ ・ ・ ８ ・ ・ ９ ・ ・ １０・ ・ １０ａ ・ １１・ ・ １２・ ・ １３・ ・ １４・ ・ １５・ ・ １６・ ・ １７・ ・ １８・ ・ ・７”ラス？ ＣＶ ＤＳｉ、Ｏ１膜 ・フォトレジスト（ＰＲ） ・Ｂｅ／Ｆ二重イオン注入で形成した外部ベース・０４
イオン注入マスク用ＥＣＲ埋め込み５ｔｏｔ膜・溝孔 ・０°イオン注入によって形成した斉抵抗領域・プラズ
マＣＶＤ５ｉＮサイドウオール・Ｚｎ拡散を行った高濃
度層 ・ＥＢ容量低減用ＥＣＲ埋め込みＳｉＯヨ膜′・層間絶
縁用プラズマＣＶ ＤＳＩＯｔ膜・τｉ／Ｐｔ／＾Ｕベ
ース電極 ・ＡｕＧｅ／ Ｎｉ／Ｔｌ／Ｐｔ／Ａｕ工Ｑツタ電極・
ＡｕＧｅ／Ｎｉ／Ｔｌ／Ｐｔ／Ａｕコレクタ電極第 １ 図 第 図 聾４ 第 ２図 第 図 ｎ”−ＧａＡｓ Ｓ、 Ｌ ＧａＡｓ
クタ・アップ構造へテロ接合バイポーラトランジスタの
一連の製造工程を図示したものであり、全て素子断面構
造図を示している。 第２図は、０゛イオン注入によって横幅微細寸法の高抵
抗領域を形成するために、ＥＣＲ埋め込み５ｌｏｔとコ
レクタメサの間に生じた溝孔を利用したイオン注入マス
クの概略図を示したものである。 第３図（ａ）、 （ｂ）は、従来の典型的なＱ−ｐ−ｎ
型コレクタ・アンプ構造ＡｌＧａＡｓ／ＧａＡｓヘテロ
接合バイポーラトランジスタの外部ベース領域の概略図
を示したものである。 １・・・半絶縁性ＧａＡｓ基板 ２ ・−・ｒ： −ＧａＡｓ （Ｓｉドーピング濃度；
３Ｘ１０’・ｃｍ−’）層 ３−−−Ｎ−＾ｌＧａＡｓ （Ｓｉドーピング濃度；
Ｉ ＸＩＯ”Ｃ１３）層 ４ ・・・ｐ’ −ＧａＡｓ （Ｂｅドーピング濃度；
２ ＸＩＯ”Ｃ１３）層 ５ ・・・ｎ −ＧａＡｓ （Ｓｉドーピング濃度；
Ｉ Ｘｌ０Ｉ？ｃ１３）層 ６−−−ｎ”−ＧａＡｓ （５４ド一ピング濃度、５’
Ｘ１０”Ｃ１１）層 ７ ・ ・ ８ ・ ・ ９ ・ ・ １０・ ・ １０ａ ・ １１・ ・ １２・ ・ １３・ ・ １４・ ・ １５・ ・ １６・ ・ １７・ ・ １８・ ・ ・７”ラス？ ＣＶ ＤＳｉ、Ｏ１膜 ・フォトレジスト（ＰＲ） ・Ｂｅ／Ｆ二重イオン注入で形成した外部ベース・０４
イオン注入マスク用ＥＣＲ埋め込み５ｔｏｔ膜・溝孔 ・０°イオン注入によって形成した斉抵抗領域・プラズ
マＣＶＤ５ｉＮサイドウオール・Ｚｎ拡散を行った高濃
度層 ・ＥＢ容量低減用ＥＣＲ埋め込みＳｉＯヨ膜′・層間絶
縁用プラズマＣＶ ＤＳＩＯｔ膜・τｉ／Ｐｔ／＾Ｕベ
ース電極 ・ＡｕＧｅ／ Ｎｉ／Ｔｌ／Ｐｔ／Ａｕ工Ｑツタ電極・
ＡｕＧｅ／Ｎｉ／Ｔｌ／Ｐｔ／Ａｕコレクタ電極第 １ 図 第 図 聾４ 第 ２図 第 図 ｎ”−ＧａＡｓ Ｓ、 Ｌ ＧａＡｓ
Claims (2)
- （１）第１の導電形を有する第１の半導体層から成るエ
ミッタ層、前記エミッタ層上に形成された前記第１の半
導体層よりもバンドギャップの小さい、第２の導電形を
有する第２の半導体層から成るベース層、及び前記ベー
ス層上に形成された第１の導電形を有する第３の半導体
層から成るコレクタ層を含む半導体層から構成されたヘ
テロ接合バイポーラトランジスタにおいて、少なくとも
前記第１の半導体層及び第２の半導体層を含む領域中に
設けられた外部ベース領域と、少なくとも前記第１の半
導体層及び第２の半導体層を含む領域中の真性トランジ
スタの境界部分に、キャリア補償効果によって生成され
た高抵抗領域が設けられていることを特徴とするヘテロ
接合バイポーラトランジスタ。 - （２）第１の導電形を有する第１の半導体層から成るエ
ミッタ層、前記エミッタ層上に形成された前記第１の半
導体層よりもバンドギャップの小さい、第２の導電形を
有する第２の半導体層から成るベース層、及び前記ベー
ス層上に形成された第１の導電形を有する第３の半導体
層から成るコレクタ層を含む半導体層から構成されたヘ
テロ接合バイポーラトランジスタにおいて、パタニング
を行いコレクタ層をエッチングすることでメサ型構造を
形成する工程と、前記メサ型構造のコレクタ層側面とエ
ッチングされた領域に埋め込まれた誘電体膜との間に生
じる極微細寸法の溝孔を通してＯ＾＋（酸素）イオンを
注入する工程と、ついで高温アニール処理を施すことに
より、外部ベース領域と真性トランジスタ領域の微細寸
法境界部にキャリア補償効果によって高抵抗領域を生成
させる工程とを含むことを特徴とするヘテロ接合バイポ
ーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1209825A JPH0373540A (ja) | 1989-08-14 | 1989-08-14 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1209825A JPH0373540A (ja) | 1989-08-14 | 1989-08-14 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0373540A true JPH0373540A (ja) | 1991-03-28 |
Family
ID=16579243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1209825A Pending JPH0373540A (ja) | 1989-08-14 | 1989-08-14 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0373540A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100660560B1 (ko) * | 2005-05-13 | 2006-12-22 | (주)주호상사 | 플라이 릴의 스풀 |
| CN103632940A (zh) * | 2012-08-23 | 2014-03-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
-
1989
- 1989-08-14 JP JP1209825A patent/JPH0373540A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100660560B1 (ko) * | 2005-05-13 | 2006-12-22 | (주)주호상사 | 플라이 릴의 스풀 |
| CN103632940A (zh) * | 2012-08-23 | 2014-03-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
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