JPH0373899B2 - - Google Patents
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- Publication number
- JPH0373899B2 JPH0373899B2 JP57135339A JP13533982A JPH0373899B2 JP H0373899 B2 JPH0373899 B2 JP H0373899B2 JP 57135339 A JP57135339 A JP 57135339A JP 13533982 A JP13533982 A JP 13533982A JP H0373899 B2 JPH0373899 B2 JP H0373899B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- data
- memory circuit
- circuit
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Digital Computer Display Output (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
本発明は表示機能の設けられた記憶回路構成に
関し、特に表示機能の設けられたマイクロコンピ
ユータのRAM構成に関する。
関し、特に表示機能の設けられたマイクロコンピ
ユータのRAM構成に関する。
従来、表示機能の設けられたマイクロコンピユ
ータは、第１図に示される如く、RAM１、表示
用記憶回路２、表示駆動回路３、及びデータバス
４を有している。RAM１はマイクロコンピユー
タで取り扱うデータを記憶するものであり、ｎビ
ツトから成るアドレス信号AD１〜ADnによつて
アドレスが指定され、書き込み読み出し制御信号
Ｒ／Ｗにより、その指定されたアドレスのデータ
書き込み、あるいは、データ読み出しが制御され
る。表示用記憶回路２は表示装置（図示せず）の
表示セグメントの個々に対応した記憶素子から成
り、ストローブ信号STB１〜STBmによりその
記憶素子が指定され、指定された記憶素子にデー
タバス４に送出されたデータが記憶される。更
に、各記憶素子の出力は表示駆動回路３に印加さ
れる。表示駆動回路３は、例えば液晶表示装置の
表示セグメントを駆動するための信号を表示用記
憶回路２の出力に基いて作成し、その信号を出力
端子OUT１〜OUTNに出力するものである。
ータは、第１図に示される如く、RAM１、表示
用記憶回路２、表示駆動回路３、及びデータバス
４を有している。RAM１はマイクロコンピユー
タで取り扱うデータを記憶するものであり、ｎビ
ツトから成るアドレス信号AD１〜ADnによつて
アドレスが指定され、書き込み読み出し制御信号
Ｒ／Ｗにより、その指定されたアドレスのデータ
書き込み、あるいは、データ読み出しが制御され
る。表示用記憶回路２は表示装置（図示せず）の
表示セグメントの個々に対応した記憶素子から成
り、ストローブ信号STB１〜STBmによりその
記憶素子が指定され、指定された記憶素子にデー
タバス４に送出されたデータが記憶される。更
に、各記憶素子の出力は表示駆動回路３に印加さ
れる。表示駆動回路３は、例えば液晶表示装置の
表示セグメントを駆動するための信号を表示用記
憶回路２の出力に基いて作成し、その信号を出力
端子OUT１〜OUTNに出力するものである。
第１図の構成に於いて、マイクロコンピユータ
内で処理されるデータは、データバス４を介して
RAM１の所定アドレスに記憶される。データが
表示に拘わるデータである場合、RAM１に記憶
されたデータは、表示命令により、表示用記憶回
路２に送出され記憶される。表示命令が実行され
ると、アドレス信号AD１〜ADnによつて表示す
べきデータの記憶されたアドレスが指定されると
共に、ストローブ信号STB１〜STBmにより表
示すべきセグメントに対応する記憶素子が指定さ
れる。また、表示を変える場合には、その表示に
対応するデータの記憶されたRAM１から、その
データを読み出し、マイクロコンピユータ内で処
理した後、再びRAM１に記憶させ、そして表示
命令により表示用記憶回路２に処理後のデータを
記憶させていた。従つて、表示に拘わるデータ
は、RAM１と表示用記憶回路２の両方に記憶さ
れるものであり、また表示を変える場合にも、ス
テツプ数が多くプログラムが長くなる欠点があつ
た。
内で処理されるデータは、データバス４を介して
RAM１の所定アドレスに記憶される。データが
表示に拘わるデータである場合、RAM１に記憶
されたデータは、表示命令により、表示用記憶回
路２に送出され記憶される。表示命令が実行され
ると、アドレス信号AD１〜ADnによつて表示す
べきデータの記憶されたアドレスが指定されると
共に、ストローブ信号STB１〜STBmにより表
示すべきセグメントに対応する記憶素子が指定さ
れる。また、表示を変える場合には、その表示に
対応するデータの記憶されたRAM１から、その
データを読み出し、マイクロコンピユータ内で処
理した後、再びRAM１に記憶させ、そして表示
命令により表示用記憶回路２に処理後のデータを
記憶させていた。従つて、表示に拘わるデータ
は、RAM１と表示用記憶回路２の両方に記憶さ
れるものであり、また表示を変える場合にも、ス
テツプ数が多くプログラムが長くなる欠点があつ
た。
本発明は上述した点に鑑みて為されたものであ
り、ストローブ信号によつて記憶素子が指定さ
れ、制御信号によつて記憶素子の書き込み及び読
み出しが為される表示用記憶回路を設けることに
より、表示に拘わるデータの少なくとも一部は、
表示用記憶回路のみに記憶され、表示のためのプ
ログラムステツプ数を短縮できる記憶回路構成を
提供するものである。以下、図面を参照して本発
明の実施例を説明する。
り、ストローブ信号によつて記憶素子が指定さ
れ、制御信号によつて記憶素子の書き込み及び読
み出しが為される表示用記憶回路を設けることに
より、表示に拘わるデータの少なくとも一部は、
表示用記憶回路のみに記憶され、表示のためのプ
ログラムステツプ数を短縮できる記憶回路構成を
提供するものである。以下、図面を参照して本発
明の実施例を説明する。
第２図は本発明の実施例を示すブロツク図であ
り、５はRAM、６は表示用記憶回路、７は表示
駆動回路、８はデータバスである。RAM５はｎ
ビツトのアドレス信号AD１〜ADnによつてアド
レスが指定され、制御信号Ｒ／Ｗ１により、その
指定されたアドレスのデータ書き込み及びデータ
読み出しが制御される。表示用記憶回路６は表示
装置（図示せず）の表示セグメントの各々に対応
した記憶素子から成り、ストローブ信号STB１
〜STBmによりその表示素子が指定され、制御
信号Ｒ／Ｗ２によつて、指定された表示素子のデ
ータ書き込み及び呼び出しが制御される。表示用
記憶回路６の各記憶素子の出力は、表示駆動回路
７に印加されている。表示駆動回路７は印加され
た各記憶素子の出力に基いて、駆動信号を作成
し、出力OUT１〜OUTNに出力する。出力
OUT１〜OUTNには表示セグメントが接続され
るが、表示装置が液晶表示装置であり、２つの異
なるタイミングで表示セグメントを駆動する、所
謂1/2デユーテイ1/2バイアスのデユープレツクス
方式で駆動される場合、各出力端子OUT１〜
OUTNには、２個の表示セグメトが接続され、
一方、表示駆動回路７は異なるタイミングで表示
セグメントに対応する記憶素子の出力を選択し、
その出力に基いた駆動信号を作成する。データバ
ス８は複数ビツト、例えば、４ビツトから成り、
各回路間のデータの送受を行うものである。
り、５はRAM、６は表示用記憶回路、７は表示
駆動回路、８はデータバスである。RAM５はｎ
ビツトのアドレス信号AD１〜ADnによつてアド
レスが指定され、制御信号Ｒ／Ｗ１により、その
指定されたアドレスのデータ書き込み及びデータ
読み出しが制御される。表示用記憶回路６は表示
装置（図示せず）の表示セグメントの各々に対応
した記憶素子から成り、ストローブ信号STB１
〜STBmによりその表示素子が指定され、制御
信号Ｒ／Ｗ２によつて、指定された表示素子のデ
ータ書き込み及び呼び出しが制御される。表示用
記憶回路６の各記憶素子の出力は、表示駆動回路
７に印加されている。表示駆動回路７は印加され
た各記憶素子の出力に基いて、駆動信号を作成
し、出力OUT１〜OUTNに出力する。出力
OUT１〜OUTNには表示セグメントが接続され
るが、表示装置が液晶表示装置であり、２つの異
なるタイミングで表示セグメントを駆動する、所
謂1/2デユーテイ1/2バイアスのデユープレツクス
方式で駆動される場合、各出力端子OUT１〜
OUTNには、２個の表示セグメトが接続され、
一方、表示駆動回路７は異なるタイミングで表示
セグメントに対応する記憶素子の出力を選択し、
その出力に基いた駆動信号を作成する。データバ
ス８は複数ビツト、例えば、４ビツトから成り、
各回路間のデータの送受を行うものである。
第２図の構成を有するマイクロコンピユータで
は、データの書き込み及び読み出しの命令が各々
２種類設けられている。即ち、RAM５に関する
書き込み及び読み出し命令と、表示用記憶回路６
に関する書き込み及び読み出し命令である。表示
に拘わりのない一般データは、RAM５に記憶さ
れ、表示すべきデータは表示用記憶回路６に記憶
される。表示用記憶回路６への書き込み命令を実
行すると、ストローブ信号STB１〜STBmが出
力され、データを書き込むべき記憶素子が指定さ
れ、制御信号Ｒ／Ｗ２によつてデータの書き込み
が為され、記憶されたデータの内容に基いて、表
示が為される。表示を変える場合、表示用記憶回
路６の読み出し命令の実行により出力されるスト
ローブ信号STB１〜STBmにより、記憶素子が
指定され、また制御信号Ｒ／Ｗ２により、指定さ
れた記憶素子のデータがデータバス８に送出され
る。そして、マイクロコンピユータ内で、そのデ
ータが処理され、再び表示用記憶回路６の書き込
み命令の実行によつて処理後のデータが表示用記
憶回路６に記憶され、表示される。
は、データの書き込み及び読み出しの命令が各々
２種類設けられている。即ち、RAM５に関する
書き込み及び読み出し命令と、表示用記憶回路６
に関する書き込み及び読み出し命令である。表示
に拘わりのない一般データは、RAM５に記憶さ
れ、表示すべきデータは表示用記憶回路６に記憶
される。表示用記憶回路６への書き込み命令を実
行すると、ストローブ信号STB１〜STBmが出
力され、データを書き込むべき記憶素子が指定さ
れ、制御信号Ｒ／Ｗ２によつてデータの書き込み
が為され、記憶されたデータの内容に基いて、表
示が為される。表示を変える場合、表示用記憶回
路６の読み出し命令の実行により出力されるスト
ローブ信号STB１〜STBmにより、記憶素子が
指定され、また制御信号Ｒ／Ｗ２により、指定さ
れた記憶素子のデータがデータバス８に送出され
る。そして、マイクロコンピユータ内で、そのデ
ータが処理され、再び表示用記憶回路６の書き込
み命令の実行によつて処理後のデータが表示用記
憶回路６に記憶され、表示される。
第３図は第２図に示された表示用記憶回路６及
び表示駆動回路７の構成を示す論理回路図であ
り、９は記憶素子であるラツチ回路、１０は液晶
表示装置（図示せず）を1/2バイアス1/2デユーテ
イのデユープレツクス方式で駆動するための液晶
駆動回路である。ラツチ回路９は表示セグメント
に対応して複数個設けられ、ラツチ回路９の入力
Ｌには、表示すべきデータが送出されるデータバ
スDB１〜DB４の所定ビツトが接続される。ク
ロツク入力CKには、ストローブ信号STB１〜
STBmの所定ビツトと制御信号Ｒ／Ｗ２が印加
されたANDゲート１１の出力が印加される。ま
た、ラツチ回路９の出力Ｑと入力Ｌとの間にはト
ライステートバツフア１２が接続され、トライス
テートバツフア１２は、ANDゲート１１に印加
されたストローブ信号STB１〜STBmの所定ビ
ツトと同じ信号と、制御信号Ｒ／Ｗ２がインバー
タ１３によつて反転された制御信号２とが
印加されたANDゲート１４の出力によつて制御
される。即ち、ストローブ信号STB１〜STBm
の所定ビツトを論理“１”とすることにより、ラ
ツチ回路９の指定が為され、制御信号Ｒ／Ｗ２が
“１”となるとANDゲート１１の論理積がとれた
ところのラツチ回路９が動作し、入力Ｌに印加さ
れているデータを記憶し、一方、制御信号Ｒ／Ｗ
２が“０”の場合には、論理積が“１”となる
ANDゲート１４によつて制御されるトランステ
ートバツフア１２が動作し、ラツチ回路９の出力
ＱをデータバスDB１〜DB４の所定ビツトに送
出する。液晶駆動回路１０には、その液晶駆動回
路１０の出力OUTXに接続される表示セグメン
トに対応する２個のラツチ回路９の出力Ｑが印加
され、信号φによつて異なるタイミングで出力Ｑ
を選択し、その出力Ｑの内容に基いて液晶駆動信
号を作成し、出力OUTXに出力する。
び表示駆動回路７の構成を示す論理回路図であ
り、９は記憶素子であるラツチ回路、１０は液晶
表示装置（図示せず）を1/2バイアス1/2デユーテ
イのデユープレツクス方式で駆動するための液晶
駆動回路である。ラツチ回路９は表示セグメント
に対応して複数個設けられ、ラツチ回路９の入力
Ｌには、表示すべきデータが送出されるデータバ
スDB１〜DB４の所定ビツトが接続される。ク
ロツク入力CKには、ストローブ信号STB１〜
STBmの所定ビツトと制御信号Ｒ／Ｗ２が印加
されたANDゲート１１の出力が印加される。ま
た、ラツチ回路９の出力Ｑと入力Ｌとの間にはト
ライステートバツフア１２が接続され、トライス
テートバツフア１２は、ANDゲート１１に印加
されたストローブ信号STB１〜STBmの所定ビ
ツトと同じ信号と、制御信号Ｒ／Ｗ２がインバー
タ１３によつて反転された制御信号２とが
印加されたANDゲート１４の出力によつて制御
される。即ち、ストローブ信号STB１〜STBm
の所定ビツトを論理“１”とすることにより、ラ
ツチ回路９の指定が為され、制御信号Ｒ／Ｗ２が
“１”となるとANDゲート１１の論理積がとれた
ところのラツチ回路９が動作し、入力Ｌに印加さ
れているデータを記憶し、一方、制御信号Ｒ／Ｗ
２が“０”の場合には、論理積が“１”となる
ANDゲート１４によつて制御されるトランステ
ートバツフア１２が動作し、ラツチ回路９の出力
ＱをデータバスDB１〜DB４の所定ビツトに送
出する。液晶駆動回路１０には、その液晶駆動回
路１０の出力OUTXに接続される表示セグメン
トに対応する２個のラツチ回路９の出力Ｑが印加
され、信号φによつて異なるタイミングで出力Ｑ
を選択し、その出力Ｑの内容に基いて液晶駆動信
号を作成し、出力OUTXに出力する。
第３図に示された実施例では、ANDゲート１
１，１４には、ストローブ信号STB１〜STBm
の所定１ビツトだけが印加されているが、１ビツ
トに限らず、２ビツト以上印加する様にしても良
い。また、ラツチ回路９の入力Ｌと出力Ｑとの間
に接続されたトランステートバツフア１２の替り
に、トランスミツシヨンゲートあるいは
MOSFETによるスイツチ等を用いることができ
る。
１，１４には、ストローブ信号STB１〜STBm
の所定１ビツトだけが印加されているが、１ビツ
トに限らず、２ビツト以上印加する様にしても良
い。また、ラツチ回路９の入力Ｌと出力Ｑとの間
に接続されたトランステートバツフア１２の替り
に、トランスミツシヨンゲートあるいは
MOSFETによるスイツチ等を用いることができ
る。
第２図及び第３図に示される様に、表示用記憶
回路６に記憶されている表示データを命令によつ
て取り出せるため、従来、RAMに記憶させてい
た表示データを表示用記憶回路６に直接記憶させ
ることができる。即ち、RAM５に表示用記憶回
路６とによつて、従来のRAMに相当する記憶回
路を構成することができるのである。
回路６に記憶されている表示データを命令によつ
て取り出せるため、従来、RAMに記憶させてい
た表示データを表示用記憶回路６に直接記憶させ
ることができる。即ち、RAM５に表示用記憶回
路６とによつて、従来のRAMに相当する記憶回
路を構成することができるのである。
上述の如く、本発明によれば、表示に拘わるデ
ータは、表示用記憶回路だけに記憶することがで
きるので、表示以外のデータを記憶するRAMの
領域が広くなり、処理可能なデータ量が増加でき
る利点があり、更に、表示用記憶回路に記憶され
る表示データを変更する場合、従来は表示用記憶
回路の記憶内容をRAMに一旦保持した状態でマ
イクロコンピユータにてデータ処理した後、表示
用記憶回路に再び記憶させていた為、RAMの表
示データの書き込み読み出しを実行するためのプ
ログラムが余計に必要であつたが、本発明によつ
て表示データを専用に記憶する表示用記憶回路を
設けた為、表示データの記憶の為には表示用記憶
回路を書き込み読み出し状態とするだけでよく
RAMを書き込み読み出し状態とするためのプロ
グラムが不要となる、これよりプログラムステツ
プ数が短縮される利点がある。特に、ワンチツ
プ・４ビツトマイクロコンピユータに実施した場
合には、その効果は大となる。
ータは、表示用記憶回路だけに記憶することがで
きるので、表示以外のデータを記憶するRAMの
領域が広くなり、処理可能なデータ量が増加でき
る利点があり、更に、表示用記憶回路に記憶され
る表示データを変更する場合、従来は表示用記憶
回路の記憶内容をRAMに一旦保持した状態でマ
イクロコンピユータにてデータ処理した後、表示
用記憶回路に再び記憶させていた為、RAMの表
示データの書き込み読み出しを実行するためのプ
ログラムが余計に必要であつたが、本発明によつ
て表示データを専用に記憶する表示用記憶回路を
設けた為、表示データの記憶の為には表示用記憶
回路を書き込み読み出し状態とするだけでよく
RAMを書き込み読み出し状態とするためのプロ
グラムが不要となる、これよりプログラムステツ
プ数が短縮される利点がある。特に、ワンチツ
プ・４ビツトマイクロコンピユータに実施した場
合には、その効果は大となる。
第１図は従来例を示すブロツク図、第２図は本
発明の実施例を示すブロツク図、第３図は第２図
に示されたブロツクの一部を示す論理回路図であ
る。 ５……RAM、６……表示用記憶回路、７……
表示駆動回路、８……データバス、９……ラツチ
回路、１０……液晶駆動回路、１１，１４……
ANDゲート、１３……インバータ、１２……ト
ランステートバツフア。
発明の実施例を示すブロツク図、第３図は第２図
に示されたブロツクの一部を示す論理回路図であ
る。 ５……RAM、６……表示用記憶回路、７……
表示駆動回路、８……データバス、９……ラツチ
回路、１０……液晶駆動回路、１１，１４……
ANDゲート、１３……インバータ、１２……ト
ランステートバツフア。
Claims (1)
- １ 複数ビツトから成るアドレス信号によつて記
憶領域が指定され、第１の制御信号によつて前記
指定された記憶領域のデータ書き込み及びデータ
読み出しが為されるRAMと、表示素子に対応し
その表示素子の表示の有無を記憶する記憶素子を
複数個含む表示用記憶回路と、前記RAM及び前
記表示用記憶回路と接続されたデータバスと、前
記表示用記憶回路と接続された、前記記憶素子を
指定するための複数ビツトのストローブ信号を転
送するストローブバスと、を備え、前記表示用記
憶回路は、前記ストローブ信号と該ストローブ信
号にて指定された記憶素子のデータ書き込み及び
データ読み出しを制御する第２の制御信号とが印
加される第１の論理ゲートと、前記ストローブ信
号と前記第２の制御信号の反転信号とが印加され
る第２の論理ゲートとを有し、更に、前記表示用
記憶回路は、前記第１の論理ゲートの出力によつ
て前記データバスからのデータ書き込む書き込み
状態となり、前記第２の論理ゲートの出力によつ
て前記データバスへデータを読み出す読み出し状
態となり、表示に関わるデータの少なくとも一部
を前記表示用記憶回路に記憶することにより、前
記RAMと表示用記憶回路とでデータ記憶が為さ
れることを特徴とする記憶回路構成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135339A JPS5927345A (ja) | 1982-08-02 | 1982-08-02 | 記憶回路構成 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135339A JPS5927345A (ja) | 1982-08-02 | 1982-08-02 | 記憶回路構成 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5927345A JPS5927345A (ja) | 1984-02-13 |
| JPH0373899B2 true JPH0373899B2 (ja) | 1991-11-25 |
Family
ID=15149454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57135339A Granted JPS5927345A (ja) | 1982-08-02 | 1982-08-02 | 記憶回路構成 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927345A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068623U (ja) * | 1973-10-24 | 1975-06-19 |
-
1982
- 1982-08-02 JP JP57135339A patent/JPS5927345A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5927345A (ja) | 1984-02-13 |
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