JPH05181739A - メモリ・アクセス制御装置 - Google Patents
メモリ・アクセス制御装置Info
- Publication number
- JPH05181739A JPH05181739A JP7530291A JP7530291A JPH05181739A JP H05181739 A JPH05181739 A JP H05181739A JP 7530291 A JP7530291 A JP 7530291A JP 7530291 A JP7530291 A JP 7530291A JP H05181739 A JPH05181739 A JP H05181739A
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- JP
- Japan
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- memory
- address
- cpu
- cpus
- memory access
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Abstract
(57)【要約】
【目的】 メモリ領域の切り換えをハードウェアで制御
できるようにしてプログラム量を削減すること。 【構成】 複数の領域に分割されたメモリのそれぞれの
領域を重複しないように２台のＣＰＵのメモリ・アクセ
スを制御するメモリ・アクセス制御装置において、一方
のＣＰＵがアクセスを開始する際、予め定めたシーケン
スに従って前回ステイトを変更し今回ステイトに移行す
るとともに今回ステイトに対応したフラグ信号を出力す
るアドレス・コントローラと、フラグ信号に対応してメ
モリに与えるアドレス信号をモディファイするアドレス
・モディファイとを備えたことを特徴とするメモリ・ア
クセス制御装置。 【効果】 全体の処理効率の向上を図ることができる。
できるようにしてプログラム量を削減すること。 【構成】 複数の領域に分割されたメモリのそれぞれの
領域を重複しないように２台のＣＰＵのメモリ・アクセ
スを制御するメモリ・アクセス制御装置において、一方
のＣＰＵがアクセスを開始する際、予め定めたシーケン
スに従って前回ステイトを変更し今回ステイトに移行す
るとともに今回ステイトに対応したフラグ信号を出力す
るアドレス・コントローラと、フラグ信号に対応してメ
モリに与えるアドレス信号をモディファイするアドレス
・モディファイとを備えたことを特徴とするメモリ・ア
クセス制御装置。 【効果】 全体の処理効率の向上を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、領域を分割したメモリ
を複数のＣＰＵによってアクセスする際に用いられるメ
モリ・アクセス制御装置に関し、詳しくは、メモリ・ア
クセスに関与するソフトウェア・プログラム量を削減す
るように改善するものである。
を複数のＣＰＵによってアクセスする際に用いられるメ
モリ・アクセス制御装置に関し、詳しくは、メモリ・ア
クセスに関与するソフトウェア・プログラム量を削減す
るように改善するものである。
【０００２】
【従来の技術】複数のＣＰＵを有するシステムにおい
て、これらのＣＰＵが待ち時間なしで同一のＲＡＭ等の
メモリをアクセスする従来の方法の一つとして、図５，
６，７に示すような方法が挙げられ、これらの図を用い
て従来の技術を説明する。図５は、第１のＣＰＵ１と第
２のＣＰＵ２が一つのメモリＭをアクセスする場合を表
わす図である。このメモリＭは、第１のバッファ領域＃
０、第２のバッファ領域＃１、第３のバッファ領域＃２
に分割され、第１のＣＰＵ１と第２のＣＰＵ２は、それ
ぞれの領域＃０，＃１，＃２に重複しないようにアクセ
スする。このため、図６に示すようなコントロール・レ
ジスタＣＲを別途設け、第１のＣＰＵ１、第２のＣＰＵ
２の両方からこのレジスタＣＲにアクセスできるように
し、メモリＭのバッファ領域を切り換えるように制御す
る。具体的には、コントロール・レジスタＣＲにおい
て、ステイタスＳ０はバッファ領域＃０の状態を表わ
し、ステイタスＳ１はバッファ領域＃１の状態を表わ
し、ステイタスＳ２はバッファ領域＃２の状態を表わ
し、ＣＰＵ１，ＣＰＵ２はコントロール・レジスタＣＲ
を参照してメモリＭのバッファ領域を切り換える。例え
ば、ＣＰＵ１がメモリＭにアクセスする際、コントロー
ル・レジスタＣＲのステイタスＳｉ（ｉ＝０，１，２）
を参照し、Ｓｉ≠０の場合、バッファ＃ｉを使用する。
そして、１アクセス毎にステイタスＳｉ＋１をチェック
し、ステイタスＳｉ＋１≠０の場合にステイタスＳｉを
“０”にライトし、バッファ＃ｉ＋１を使用する。一
方、ＣＰＵ２がメモリＭにアクセスする際、ステイタス
Ｓｊ（ｊ＝０，１，２）を参照し、Ｓｊ＝０の場合、バ
ッファ＃ｊを使用する。そして、１アクセス毎にステイ
タスＳｊ＋１をチェックし、ステイタスＳｊ＋１＝０の
場合にステイタスＳｊを“１”にライトし、バッファ＃
ｉ＋１を使用する。但し、ステイタスが２個以上“１”
の場合は書き込みを行わない。また、図７はＣＰＵ２が
メモリＭをアクセスする場合の状態遷移図である。この
ようにして、２台のＣＰＵ１，２が待ち時間なしにメモ
リＭにアクセスすることができる。
て、これらのＣＰＵが待ち時間なしで同一のＲＡＭ等の
メモリをアクセスする従来の方法の一つとして、図５，
６，７に示すような方法が挙げられ、これらの図を用い
て従来の技術を説明する。図５は、第１のＣＰＵ１と第
２のＣＰＵ２が一つのメモリＭをアクセスする場合を表
わす図である。このメモリＭは、第１のバッファ領域＃
０、第２のバッファ領域＃１、第３のバッファ領域＃２
に分割され、第１のＣＰＵ１と第２のＣＰＵ２は、それ
ぞれの領域＃０，＃１，＃２に重複しないようにアクセ
スする。このため、図６に示すようなコントロール・レ
ジスタＣＲを別途設け、第１のＣＰＵ１、第２のＣＰＵ
２の両方からこのレジスタＣＲにアクセスできるように
し、メモリＭのバッファ領域を切り換えるように制御す
る。具体的には、コントロール・レジスタＣＲにおい
て、ステイタスＳ０はバッファ領域＃０の状態を表わ
し、ステイタスＳ１はバッファ領域＃１の状態を表わ
し、ステイタスＳ２はバッファ領域＃２の状態を表わ
し、ＣＰＵ１，ＣＰＵ２はコントロール・レジスタＣＲ
を参照してメモリＭのバッファ領域を切り換える。例え
ば、ＣＰＵ１がメモリＭにアクセスする際、コントロー
ル・レジスタＣＲのステイタスＳｉ（ｉ＝０，１，２）
を参照し、Ｓｉ≠０の場合、バッファ＃ｉを使用する。
そして、１アクセス毎にステイタスＳｉ＋１をチェック
し、ステイタスＳｉ＋１≠０の場合にステイタスＳｉを
“０”にライトし、バッファ＃ｉ＋１を使用する。一
方、ＣＰＵ２がメモリＭにアクセスする際、ステイタス
Ｓｊ（ｊ＝０，１，２）を参照し、Ｓｊ＝０の場合、バ
ッファ＃ｊを使用する。そして、１アクセス毎にステイ
タスＳｊ＋１をチェックし、ステイタスＳｊ＋１＝０の
場合にステイタスＳｊを“１”にライトし、バッファ＃
ｉ＋１を使用する。但し、ステイタスが２個以上“１”
の場合は書き込みを行わない。また、図７はＣＰＵ２が
メモリＭをアクセスする場合の状態遷移図である。この
ようにして、２台のＣＰＵ１，２が待ち時間なしにメモ
リＭにアクセスすることができる。
【０００３】
【発明が解決しようとする課題】以上のように、第１の
ＣＰＵ１，第２のＣＰＵ２は重複しないようにメモリ・
アクセスを行っているが、上記の機能を実現するには、
通常、ソフトウェア・プログラムを用いている。しかし
ながら、このようなソフトウェア・プログラムを使用す
るには、ＣＰＵのプログラム量が大きくなり、全体の処
理効率が悪くなるという問題があった。
ＣＰＵ１，第２のＣＰＵ２は重複しないようにメモリ・
アクセスを行っているが、上記の機能を実現するには、
通常、ソフトウェア・プログラムを用いている。しかし
ながら、このようなソフトウェア・プログラムを使用す
るには、ＣＰＵのプログラム量が大きくなり、全体の処
理効率が悪くなるという問題があった。
【０００４】本発明は、このような問題を解決するもの
であり、メモリ領域の切り換えをハードウェアで制御で
きるようにし、プログラム量を削減することを目的とす
る。
であり、メモリ領域の切り換えをハードウェアで制御で
きるようにし、プログラム量を削減することを目的とす
る。
【０００５】
【課題を解決するための手段】以上の課題を解決した本
発明は、複数の領域に分割されたメモリのそれぞれの領
域を重複しないように２台のＣＰＵのメモリ・アクセス
を制御するメモリ・アクセス制御装置において、一方の
ＣＰＵがアクセスを開始する際、予め定めたシーケンス
に従って前回ステイトを変更し今回ステイトに移行する
とともに今回ステイトに対応したフラグ信号を出力する
アドレス・コントローラと、前記フラグ信号に対応して
前記メモリに与えるアドレス信号をモディファイするア
ドレス・モディファイとを備えたことを特徴とするメモ
リ・アクセス制御装置である。
発明は、複数の領域に分割されたメモリのそれぞれの領
域を重複しないように２台のＣＰＵのメモリ・アクセス
を制御するメモリ・アクセス制御装置において、一方の
ＣＰＵがアクセスを開始する際、予め定めたシーケンス
に従って前回ステイトを変更し今回ステイトに移行する
とともに今回ステイトに対応したフラグ信号を出力する
アドレス・コントローラと、前記フラグ信号に対応して
前記メモリに与えるアドレス信号をモディファイするア
ドレス・モディファイとを備えたことを特徴とするメモ
リ・アクセス制御装置である。
【０００６】
【作用】本発明のメモリ・アクセス制御装置は、一方の
ＣＰＵがメモリ・アクセスする際、アドレス・コントロ
ーラは前回ステイトを変更して今回ステイトに移行する
とともに、今回ステイトに対応するフラグ信号を生成
し、アドレス・モディファイはこのフラグ信に従ってＣ
ＰＵが送出したアドレスをモディファイしてメモリに与
えてメモリ・アクセスを制御する。
ＣＰＵがメモリ・アクセスする際、アドレス・コントロ
ーラは前回ステイトを変更して今回ステイトに移行する
とともに、今回ステイトに対応するフラグ信号を生成
し、アドレス・モディファイはこのフラグ信に従ってＣ
ＰＵが送出したアドレスをモディファイしてメモリに与
えてメモリ・アクセスを制御する。
【０００７】
【実施例】次に、本発明を実施したメモリ・アクセス制
御装置について図面を用いて説明する。図１は本発明の
メモリ・アクセス制御装置を表わす全体概要図である。
この図で第１のＣＰＵ１、第２のＣＰＵ２、メモリＭは
図５に示した従来のものと同様の構成であり、バッファ
切換回路３を設けたことが本発明の特徴である。詳しく
は、ＣＰＵ１とＣＰＵ２はバス権要求信号BUSREQ* （ロ
ウ・アクティブ）とバス・アクノリッジ信号BUSACK*
（ロウ・アクティブ）により接続され、バッファ切換回
路３には各ＣＰＵ１，２からアドレス・バスＡＢ、デー
タ・バスＤＢ、ライト・イネーブル信号WE* （ロウ・ア
クティブ）、出力イネーブル信号OE* （ロウ・アクティ
ブ）、ＣＰＵ２からバス・アクノリッジ信号BUSACK* が
与えられる。更に、メモリＭには、各ＣＰＵ１，２から
ライト・イネーブル信号WE*、チップ・セレクト信号CS*
（ロウ・アクティブ）が接続されるとともに、モディ
ファイ・アドレス・バスＭＡＢを介してバッファ切換回
路３にてモディファイされたアドレス信号ＭＡ及びメモ
リ出力イネーブル信号RAMOE*（ロウ・アクティブ）が与
えられる。バッファ切換回路３の詳しい構成を図２に示
す。ＣＰＵ１またはＣＰＵ２がアクセス要求を発生する
と、アドレス・バスＡＢを介してアクセス要求（Ａ13〜
15）がデコーダ31に与えられ、メモリ・アクセスを表わ
す信号Y4* （ロウ・アクティブ）がアクティブとなり、
この信号Y4* はアドレス・モディファイ32に与えられ
る。これにより、アドレス・モディファイ32は、キャリ
ー信号CA* （ロウ・アクティブ）をアドレス・コントロ
ーラ33に送出する。アドレス・コントローラ33は、キャ
リー信号CA* とライト・イネーブル信号WE* との積がク
ロックCLK として与えられるとともに、キャリー信号CA
* と出力イネーブル信号OE* の積がイネーブル信号OE*
として与えられる。そして、このアドレス・コントロー
ラ33は、クロックCLK により動作する、入力ステイトID
０〜２に対して出力ステイトOD０〜２を送出するシーケ
ンサとして機能する。この時、入力ステイトID０〜２か
ら出力ステイトOD０〜２遷移の際にフラグFLGH，FLGLを
アドレス・モディファイ32に送出する。アドレス・モデ
ィファイ32は、フラグFLGH，FLGLの信号状態により、ア
ドレス・バスＡＢ上の信号Ａ8 〜12をモディファイして
モディファイ・アドレスＭＡ（ＭＡ8 〜12）をメモリＭ
にアドレスＡ8 〜12として送出する。具体的には、図３
に表わすように、フラグ［FLGH，FLGL］をモディファイ
・アドレスＭＡ12，11とし、フラグ［０，１］の時はメ
モリＭのバッファ領域＃０、フラグ［１，０］の時はメ
モリＭのバッファ領域＃１、フラグ［１，１］の時はメ
モリＭのバッファ領域＃２を指定するようにモディファ
イする。次に、アドレス・コントローラ33における、入
力ステイトID０〜２から出力ステイトOD０〜２へのステ
イト遷移及びフラグFLGH，FLGL出力状況を図４に表わ
す。即ち、与えられた入力ステイトID０〜２［×，×，
×］（×は０，１）について、フラグ［FLGH，FLGL］
（FLGH，FLGLは０，１）を出力し、出力ステイトOD０〜
２に移行する様子であり、［×，×，×］は、従来のコ
ントロール・レジスタＣＲ内の各ステイタスに相当す
る。この図で、実線は第１のＣＰＵ１の動作、点線は第
２のＣＰＵ２の動作を表わす。但し、ＣＰＵ１のアクセ
ス時、アドレス・モディファイ32はアドレスＡ8 〜12を
モディファイし、ＣＰＵ２のアクセス時、アドレス・モ
ディファイ32はアドレスＡ8 〜12をスルーとする。尚、
このシーケンスは、図５，６に表わした、ＣＰＵ１，Ｃ
ＰＵ２の１アクセス毎のバッファ領域＃０，１，２の切
り換え操作に対応するものである。さて、このように構
成された本発明装置の動作を説明する。 (a) 第１のＣＰＵ１がメモリＭにアクセスする場合 ＣＰＵ１はＣＰＵ２に対してバス権要求BUSREQ* を発
し、バス・アクノリッジ信号BUSACK* “Ｌ”を受け取っ
てアクセスを開始する。そして、アドレス・モディファ
イ32はこのバス・アクノリッジ信号BUSACK* “Ｌ”を受
けてキャリー信号CA* をアドレス・コントローラ33へ送
出する。アドレス・コントローラ33は、現在のステイト
OD０〜２を入力ステイトID０〜２として入力し、クロッ
クCLK ＝ CA*・WE* により、図４のシーケンスを進め、
新たなステイトに遷移し、対応したフラグFLGH，FLGLを
出力する。アドレス・モディファイ32は、このフラグFL
GH，FLGLを受けてモディファイ・アドレスＭＡを出力
し、このモディファイ・アドレスＭＡによりメモリＭ内
のバッファ領域＃０，１，２のいずれかを指定する。こ
のようにして、第１のＣＰＵ１は、メモリＭのバッファ
領域＃０，１，２を指定しつつアクセスできる。 (b) 第２のＣＰＵ２がメモリＭにアクセスする場合 ＣＰＵ２は、バス・アクノリッジ信号BUSACK* “Ｈ”と
してアクセスを開始する。そして、ＣＰＵ２は、バッフ
ァ切換回路３内のアドレス・コントローラ33の出力ステ
イトOD０〜２を読み出す。この時、メモリＭからのデー
タとこの出力ステイトOD０〜２とがデータ・バスＤＢ上
で競合しないように、メモリ・イネーブル信号RAMOE*は
“Ｈ”に制御する。続いてＣＰＵ２は、図４の点線に示
すステイトに移行するように、ステイトを書き換える。
この時、ＣＰＵ２のステイト遷移条件は図４の点線の通
りであるが、この動作はＣＰＵ２内部のソフトウェア・
テーブルで実現する。また、ＣＰＵ２がアクセスする場
合は、バス・アクノリッジ信号BUSACK* “Ｈ”でアドレ
ス・モディファイ32においてアドレスＡ8 〜12はスルー
であり、アドレス・バスＡＢ上のアドレス・モディファ
イは行わない。即ち、ＣＰＵ２は図５に示すようなシー
ケンスを既に組み込んであり、アドレス・モディファイ
なしでＣＰＵ２はメモリＭの領域＃０，１，２を切り換
えて使用する。このようにして、第１のＣＰＵ１、第２
のＣＰＵ２は、互いにメモリＭのバッファ領域＃０，＃
１，＃２を切り換えてアクセスする。
御装置について図面を用いて説明する。図１は本発明の
メモリ・アクセス制御装置を表わす全体概要図である。
この図で第１のＣＰＵ１、第２のＣＰＵ２、メモリＭは
図５に示した従来のものと同様の構成であり、バッファ
切換回路３を設けたことが本発明の特徴である。詳しく
は、ＣＰＵ１とＣＰＵ２はバス権要求信号BUSREQ* （ロ
ウ・アクティブ）とバス・アクノリッジ信号BUSACK*
（ロウ・アクティブ）により接続され、バッファ切換回
路３には各ＣＰＵ１，２からアドレス・バスＡＢ、デー
タ・バスＤＢ、ライト・イネーブル信号WE* （ロウ・ア
クティブ）、出力イネーブル信号OE* （ロウ・アクティ
ブ）、ＣＰＵ２からバス・アクノリッジ信号BUSACK* が
与えられる。更に、メモリＭには、各ＣＰＵ１，２から
ライト・イネーブル信号WE*、チップ・セレクト信号CS*
（ロウ・アクティブ）が接続されるとともに、モディ
ファイ・アドレス・バスＭＡＢを介してバッファ切換回
路３にてモディファイされたアドレス信号ＭＡ及びメモ
リ出力イネーブル信号RAMOE*（ロウ・アクティブ）が与
えられる。バッファ切換回路３の詳しい構成を図２に示
す。ＣＰＵ１またはＣＰＵ２がアクセス要求を発生する
と、アドレス・バスＡＢを介してアクセス要求（Ａ13〜
15）がデコーダ31に与えられ、メモリ・アクセスを表わ
す信号Y4* （ロウ・アクティブ）がアクティブとなり、
この信号Y4* はアドレス・モディファイ32に与えられ
る。これにより、アドレス・モディファイ32は、キャリ
ー信号CA* （ロウ・アクティブ）をアドレス・コントロ
ーラ33に送出する。アドレス・コントローラ33は、キャ
リー信号CA* とライト・イネーブル信号WE* との積がク
ロックCLK として与えられるとともに、キャリー信号CA
* と出力イネーブル信号OE* の積がイネーブル信号OE*
として与えられる。そして、このアドレス・コントロー
ラ33は、クロックCLK により動作する、入力ステイトID
０〜２に対して出力ステイトOD０〜２を送出するシーケ
ンサとして機能する。この時、入力ステイトID０〜２か
ら出力ステイトOD０〜２遷移の際にフラグFLGH，FLGLを
アドレス・モディファイ32に送出する。アドレス・モデ
ィファイ32は、フラグFLGH，FLGLの信号状態により、ア
ドレス・バスＡＢ上の信号Ａ8 〜12をモディファイして
モディファイ・アドレスＭＡ（ＭＡ8 〜12）をメモリＭ
にアドレスＡ8 〜12として送出する。具体的には、図３
に表わすように、フラグ［FLGH，FLGL］をモディファイ
・アドレスＭＡ12，11とし、フラグ［０，１］の時はメ
モリＭのバッファ領域＃０、フラグ［１，０］の時はメ
モリＭのバッファ領域＃１、フラグ［１，１］の時はメ
モリＭのバッファ領域＃２を指定するようにモディファ
イする。次に、アドレス・コントローラ33における、入
力ステイトID０〜２から出力ステイトOD０〜２へのステ
イト遷移及びフラグFLGH，FLGL出力状況を図４に表わ
す。即ち、与えられた入力ステイトID０〜２［×，×，
×］（×は０，１）について、フラグ［FLGH，FLGL］
（FLGH，FLGLは０，１）を出力し、出力ステイトOD０〜
２に移行する様子であり、［×，×，×］は、従来のコ
ントロール・レジスタＣＲ内の各ステイタスに相当す
る。この図で、実線は第１のＣＰＵ１の動作、点線は第
２のＣＰＵ２の動作を表わす。但し、ＣＰＵ１のアクセ
ス時、アドレス・モディファイ32はアドレスＡ8 〜12を
モディファイし、ＣＰＵ２のアクセス時、アドレス・モ
ディファイ32はアドレスＡ8 〜12をスルーとする。尚、
このシーケンスは、図５，６に表わした、ＣＰＵ１，Ｃ
ＰＵ２の１アクセス毎のバッファ領域＃０，１，２の切
り換え操作に対応するものである。さて、このように構
成された本発明装置の動作を説明する。 (a) 第１のＣＰＵ１がメモリＭにアクセスする場合 ＣＰＵ１はＣＰＵ２に対してバス権要求BUSREQ* を発
し、バス・アクノリッジ信号BUSACK* “Ｌ”を受け取っ
てアクセスを開始する。そして、アドレス・モディファ
イ32はこのバス・アクノリッジ信号BUSACK* “Ｌ”を受
けてキャリー信号CA* をアドレス・コントローラ33へ送
出する。アドレス・コントローラ33は、現在のステイト
OD０〜２を入力ステイトID０〜２として入力し、クロッ
クCLK ＝ CA*・WE* により、図４のシーケンスを進め、
新たなステイトに遷移し、対応したフラグFLGH，FLGLを
出力する。アドレス・モディファイ32は、このフラグFL
GH，FLGLを受けてモディファイ・アドレスＭＡを出力
し、このモディファイ・アドレスＭＡによりメモリＭ内
のバッファ領域＃０，１，２のいずれかを指定する。こ
のようにして、第１のＣＰＵ１は、メモリＭのバッファ
領域＃０，１，２を指定しつつアクセスできる。 (b) 第２のＣＰＵ２がメモリＭにアクセスする場合 ＣＰＵ２は、バス・アクノリッジ信号BUSACK* “Ｈ”と
してアクセスを開始する。そして、ＣＰＵ２は、バッフ
ァ切換回路３内のアドレス・コントローラ33の出力ステ
イトOD０〜２を読み出す。この時、メモリＭからのデー
タとこの出力ステイトOD０〜２とがデータ・バスＤＢ上
で競合しないように、メモリ・イネーブル信号RAMOE*は
“Ｈ”に制御する。続いてＣＰＵ２は、図４の点線に示
すステイトに移行するように、ステイトを書き換える。
この時、ＣＰＵ２のステイト遷移条件は図４の点線の通
りであるが、この動作はＣＰＵ２内部のソフトウェア・
テーブルで実現する。また、ＣＰＵ２がアクセスする場
合は、バス・アクノリッジ信号BUSACK* “Ｈ”でアドレ
ス・モディファイ32においてアドレスＡ8 〜12はスルー
であり、アドレス・バスＡＢ上のアドレス・モディファ
イは行わない。即ち、ＣＰＵ２は図５に示すようなシー
ケンスを既に組み込んであり、アドレス・モディファイ
なしでＣＰＵ２はメモリＭの領域＃０，１，２を切り換
えて使用する。このようにして、第１のＣＰＵ１、第２
のＣＰＵ２は、互いにメモリＭのバッファ領域＃０，＃
１，＃２を切り換えてアクセスする。
【０００８】
【発明の効果】以上述べたように、本発明のメモリ・ア
クセス制御装置によれば、いくつかの領域に分割したメ
モリに複数のＣＰＵからアクセスする際、バッファ切換
回路により、ハードウェア的にメモリのバッファ領域を
切り換えて使用するため、バッファ領域切り換えのため
のソフトウェア・プログラムが不要となり、全体の処理
効率の向上を図ることができる。
クセス制御装置によれば、いくつかの領域に分割したメ
モリに複数のＣＰＵからアクセスする際、バッファ切換
回路により、ハードウェア的にメモリのバッファ領域を
切り換えて使用するため、バッファ領域切り換えのため
のソフトウェア・プログラムが不要となり、全体の処理
効率の向上を図ることができる。
【図１】本発明のメモリ・アクセス制御装置の全体概要
図である。
図である。
【図２】本発明装置におけるバッファ切換回路の構成ブ
ロック図である。
ロック図である。
【図３】本発明装置における第１のＣＰＵのメモリ・ア
クセスの概念を表わす図である。
クセスの概念を表わす図である。
【図４】本発明装置におけるバッファ切換回路内のアド
レス・コントローラのステイト遷移図である。
レス・コントローラのステイト遷移図である。
【図５】複数のＣＰＵが領域分割されたメモリにアクセ
スする場合を表わす図である。
スする場合を表わす図である。
【図６】複数のＣＰＵが領域分割されたメモリにアクセ
スする場合に参照するコントロール・レジスタを表わす
図である。
スする場合に参照するコントロール・レジスタを表わす
図である。
【図７】複数のＣＰＵの内第２のＣＰＵがメモリ・アク
セスする際のコントロール・レジスタの状態遷移を表わ
す図である。
セスする際のコントロール・レジスタの状態遷移を表わ
す図である。
１ 第１のＣＰＵ ２ 第２のＣＰＵ ３ バッファ切換回路 31 デコーダ 32 アドレス・モディファイ 33 アドレス・コントローラ Ｍ メモリ ＡＢ アドレス・バス ＤＢ データ・バス ＭＡＢ モディファイ・アドレス・バス
Claims (1)
- 【請求項１】 複数の領域に分割されたメモリのそれぞ
れの領域を重複しないように２台のＣＰＵのメモリ・ア
クセスを制御するメモリ・アクセス制御装置において、
一方のＣＰＵがアクセスを開始する際、予め定めたシー
ケンスに従って前回ステイトを変更し今回ステイトに移
行するとともに今回ステイトに対応したフラグ信号を出
力するアドレス・コントローラと、前記フラグ信号に対
応して前記メモリに与えるアドレス信号をモディファイ
するアドレス・モディファイとを備えたことを特徴とす
るメモリ・アクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7530291A JPH05181739A (ja) | 1991-04-08 | 1991-04-08 | メモリ・アクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7530291A JPH05181739A (ja) | 1991-04-08 | 1991-04-08 | メモリ・アクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05181739A true JPH05181739A (ja) | 1993-07-23 |
Family
ID=13572324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7530291A Pending JPH05181739A (ja) | 1991-04-08 | 1991-04-08 | メモリ・アクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05181739A (ja) |
-
1991
- 1991-04-08 JP JP7530291A patent/JPH05181739A/ja active Pending
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