JPS5927345A - 記憶回路構成 - Google Patents
記憶回路構成Info
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- JPS5927345A JPS5927345A JP57135339A JP13533982A JPS5927345A JP S5927345 A JPS5927345 A JP S5927345A JP 57135339 A JP57135339 A JP 57135339A JP 13533982 A JP13533982 A JP 13533982A JP S5927345 A JPS5927345 A JP S5927345A
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- JP
- Japan
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- data
- circuit
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- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract 2
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 101150112768 Vangl2 gene Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 101100269449 Arabidopsis thaliana AHK4 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は表示機能の設けられた記憶回路構成に関し、特
に表示機能の設けられたマイクロコンピータのＲＡＭ構
成に関する。
に表示機能の設けられたマイクロコンピータのＲＡＭ構
成に関する。
従来、表示機能の設けられたマイクロコンピュータは、
第１図に示される如く、ＲＡＭ（＋）、表示用記憶回路
（２）、表示駆動回路（３）、及びデータバス（４）を
有している。ＲＡＭ（１）はマイクロコンピュータで取
り扱うデータを記憶するものであり、ｎビットから成る
アドレス信号ＡＤＩ〜ＡＤｎによってアドレスが指定さ
れ、書き込み読、み出し制御信号１ｔ／Ｗにより、その
指定されたアドレスのデータ書き込み、あるいは、デー
タ読み出しが制御される。表示用記憶回路（２）は表示
装ｆ＆’ （図示せず）の表示セグメントの個々に対応
した記憶素子から成り、ストローブ信号５Ｔ８１〜ＳＴ
Ｂｍによりその記憶素子が指定され、指定された記憶素
子にデータバス（４）に送出されたデータが記憶される
。
第１図に示される如く、ＲＡＭ（＋）、表示用記憶回路
（２）、表示駆動回路（３）、及びデータバス（４）を
有している。ＲＡＭ（１）はマイクロコンピュータで取
り扱うデータを記憶するものであり、ｎビットから成る
アドレス信号ＡＤＩ〜ＡＤｎによってアドレスが指定さ
れ、書き込み読、み出し制御信号１ｔ／Ｗにより、その
指定されたアドレスのデータ書き込み、あるいは、デー
タ読み出しが制御される。表示用記憶回路（２）は表示
装ｆ＆’ （図示せず）の表示セグメントの個々に対応
した記憶素子から成り、ストローブ信号５Ｔ８１〜ＳＴ
Ｂｍによりその記憶素子が指定され、指定された記憶素
子にデータバス（４）に送出されたデータが記憶される
。
更に、各記憶素子の出力は表示駆動回路（３）に印加さ
れる。表示駆動回路（３）は、例えば液晶表示装置の表
示セグメントを駆動するための信号を表示用記憶回路（
２）の出力に基いて作成し、その信号な１１１力端子０
ＵＴｌ〜０ＵＴＮに出力するものである。
れる。表示駆動回路（３）は、例えば液晶表示装置の表
示セグメントを駆動するための信号を表示用記憶回路（
２）の出力に基いて作成し、その信号な１１１力端子０
ＵＴｌ〜０ＵＴＮに出力するものである。
第１図の構成に於いて、マイクロコンピュータ内で処理
されるデータは、データバス（４）を介してＲＡＭ（１
）の所定アドレスに記憶される。データが表示に拘わる
データである場合、ＲＡ Ｍ（１）Ｋ記憶されたデータ
は、表示命令により、表示用記憶回路（２）に送出され
記憶される。表示命令が実行されると、アドレス信号Ａ
ＤＩ〜Ａ Ｄ ｎによって表示すべきデータの記憶され
たアドレスが指定されると共に、ストローブ信号５ＴＢ
Ｉ〜ＳＴＢｍＫより表示すべきセグメントに対応する記
憶素子が指定される。また、表示を変える場合には、そ
の表示に対応するデータの記憶されたＲ Ａ Ｍ（１）
がら、そのデータを読み出し、マイクロコンピュータ内
で処理した後、再びＲＡＭ（１）に記憶させ、そして表
示命令により表示用記憶回路（２）Ｋ処理後のデータを
記憶させていた。従って、表示に拘わるデータは、ＲＡ
Ｍ（１）と表示用記憶回路（２）の両方に記憶されるの
であり、また表示を変える場合にも、ステップ数が多く
プログラムが長くなる欠点があった。
されるデータは、データバス（４）を介してＲＡＭ（１
）の所定アドレスに記憶される。データが表示に拘わる
データである場合、ＲＡ Ｍ（１）Ｋ記憶されたデータ
は、表示命令により、表示用記憶回路（２）に送出され
記憶される。表示命令が実行されると、アドレス信号Ａ
ＤＩ〜Ａ Ｄ ｎによって表示すべきデータの記憶され
たアドレスが指定されると共に、ストローブ信号５ＴＢ
Ｉ〜ＳＴＢｍＫより表示すべきセグメントに対応する記
憶素子が指定される。また、表示を変える場合には、そ
の表示に対応するデータの記憶されたＲ Ａ Ｍ（１）
がら、そのデータを読み出し、マイクロコンピュータ内
で処理した後、再びＲＡＭ（１）に記憶させ、そして表
示命令により表示用記憶回路（２）Ｋ処理後のデータを
記憶させていた。従って、表示に拘わるデータは、ＲＡ
Ｍ（１）と表示用記憶回路（２）の両方に記憶されるの
であり、また表示を変える場合にも、ステップ数が多く
プログラムが長くなる欠点があった。
本発明は上述した点に鑑みて為されたものであり、スト
ローブ信号によって記憶素子が指定され、制御信号によ
って記憶素子の書き込み及び読み出しが為される表示用
記憶回路を設けることにより、表示に拘わるデータの少
なくとも一部は、表示用記憶回路のみに記憶され、表示
のためのプログラムステップ数を短縮できる記憶回路構
成を提供するものである、以下、図面を参照して本発明
の詳細な説明する。
ローブ信号によって記憶素子が指定され、制御信号によ
って記憶素子の書き込み及び読み出しが為される表示用
記憶回路を設けることにより、表示に拘わるデータの少
なくとも一部は、表示用記憶回路のみに記憶され、表示
のためのプログラムステップ数を短縮できる記憶回路構
成を提供するものである、以下、図面を参照して本発明
の詳細な説明する。
第２図は本発明の実施例を示すブロック図であり、（５
）はＲＡＭ、（６）は表示用記憶回路、（７）は表示駆
動回路、（８）はデータバスである。ＲＡ Ｍ （５）
はｎビットのアドレス信号ＡＤＩ〜Ａ Ｄ ｎによって
アドレスが指定され、制御信号ＲＡＷ１により、その指
定されたアドレスのデータ書き込み及びデータ読み出し
が制御される。表示用記憶回路（６）は表示装置（図示
せず）の表示セグメントの各々に対応した記憶素子から
成り、ストローブ信号５ＴＢＩ〜ＳＴＢｍによりその表
示素子が指定され、制御信号Ｒ／Ｗ２によって、指定さ
れた表示素子のデータ書き込み及び読み出しが制御され
る。表示用記憶回路（６）の各記憶素子の出力は、表示
駆動回路（７）に印加されている。表示駆動回路（７）
は印加された各記憶素子の出力に基いて、駆動信号を作
成し、出力０１ＪＴ１〜０ＵＴＮに出力する。出力０Ｕ
Ｔ１〜０ＵＴＮには表示セグメントが接続されるが、表
示装置が液晶表示装置であり、２つの異なるタイミング
で表示セグメントを駆動する、所顛昏デ １ ニーアイ医バイアスのデー−プレックス方式で駆動され
る場合、各出力端子０ＵＴＩ〜０ＵＴＨには、２個の表
示セグメントが接続され、一方、表示駆動回路（７）は
異なるタイミングで表示セグメントに対応する記憶素子
の出力を選択し、その出力に基いた駆動信号を作成する
。データバス（８）は複数ビット、例えば、４ビツトか
ら成り、各回路間のデータの送受を行うものである。
）はＲＡＭ、（６）は表示用記憶回路、（７）は表示駆
動回路、（８）はデータバスである。ＲＡ Ｍ （５）
はｎビットのアドレス信号ＡＤＩ〜Ａ Ｄ ｎによって
アドレスが指定され、制御信号ＲＡＷ１により、その指
定されたアドレスのデータ書き込み及びデータ読み出し
が制御される。表示用記憶回路（６）は表示装置（図示
せず）の表示セグメントの各々に対応した記憶素子から
成り、ストローブ信号５ＴＢＩ〜ＳＴＢｍによりその表
示素子が指定され、制御信号Ｒ／Ｗ２によって、指定さ
れた表示素子のデータ書き込み及び読み出しが制御され
る。表示用記憶回路（６）の各記憶素子の出力は、表示
駆動回路（７）に印加されている。表示駆動回路（７）
は印加された各記憶素子の出力に基いて、駆動信号を作
成し、出力０１ＪＴ１〜０ＵＴＮに出力する。出力０Ｕ
Ｔ１〜０ＵＴＮには表示セグメントが接続されるが、表
示装置が液晶表示装置であり、２つの異なるタイミング
で表示セグメントを駆動する、所顛昏デ １ ニーアイ医バイアスのデー−プレックス方式で駆動され
る場合、各出力端子０ＵＴＩ〜０ＵＴＨには、２個の表
示セグメントが接続され、一方、表示駆動回路（７）は
異なるタイミングで表示セグメントに対応する記憶素子
の出力を選択し、その出力に基いた駆動信号を作成する
。データバス（８）は複数ビット、例えば、４ビツトか
ら成り、各回路間のデータの送受を行うものである。
第２図の構成を有するマイクロコンピータでは、データ
の書き込み及び読み出しの命令が各々２種類設けられて
いる。即ち、’ＲＡＭ（５）に関する書き込み及び読み
出し命令と、表示用記憶回路（６）に関する書き込み及
び読み出し命令である。表示に拘わりのない一部データ
は、ＲＡ Ｍ （５１に記憶され、表示すべきデータは
表示用記憶回路（６）に記憶される。表示用記憶回路（
６）への書き込み命令を実行すると、ストローブ信号５
ＴＢＩ〜ＳＴＢｍが出力され、データを書き込むべき記
憶素子が指定され、制御信号Ｒ／Ｗ２によってデータの
書き込みが為され、記憶されたデータの内容に基いて、
表示が為される。表示を変える場合、表示用記憶回路（
６）の読み出し命令の実行により出力されるストローブ
信号５ＴＢＩ〜ＳＴＢｍにより、記憶素子が指定され、
また制御信号Ｒ／Ｗ２により、指定された記憶素子のデ
ータがデータバス（８）に送出される。そして、マイク
ロコンピュータ内で、そのデータが処理され、再び表示
用記憶回路（６）の書き込み命令の実行によって処理後
のデータが表示用記憶回路（６）に記憶され、表示され
る。
の書き込み及び読み出しの命令が各々２種類設けられて
いる。即ち、’ＲＡＭ（５）に関する書き込み及び読み
出し命令と、表示用記憶回路（６）に関する書き込み及
び読み出し命令である。表示に拘わりのない一部データ
は、ＲＡ Ｍ （５１に記憶され、表示すべきデータは
表示用記憶回路（６）に記憶される。表示用記憶回路（
６）への書き込み命令を実行すると、ストローブ信号５
ＴＢＩ〜ＳＴＢｍが出力され、データを書き込むべき記
憶素子が指定され、制御信号Ｒ／Ｗ２によってデータの
書き込みが為され、記憶されたデータの内容に基いて、
表示が為される。表示を変える場合、表示用記憶回路（
６）の読み出し命令の実行により出力されるストローブ
信号５ＴＢＩ〜ＳＴＢｍにより、記憶素子が指定され、
また制御信号Ｒ／Ｗ２により、指定された記憶素子のデ
ータがデータバス（８）に送出される。そして、マイク
ロコンピュータ内で、そのデータが処理され、再び表示
用記憶回路（６）の書き込み命令の実行によって処理後
のデータが表示用記憶回路（６）に記憶され、表示され
る。
第３図は第２図に示された表示用記憶回路（６）及び表
示駆動回路（７）の構成を示す論理回路図であり、（９
）は記憶素子であるラッチ回路、０〔は液晶表示装置
１− − 置（図示せず）を−バイアス医アユーアイのデユ−プレ
ックス方式で駆動するための液晶駆動回路である、ラッ
チ回路（９）は表示セグメントに対応して複数個設けら
れ、ラッチ回路（９）の入力りには、表示すべきデータ
が送出されるデータバスＤＢＩ〜ＤＢ４０所定ビットが
接続される。クロック人力ＣＫには、ストローブ信号５
ＴＢ１〜ＳＴＢｍの所定ビットと制御信号Ｒ／Ｗ２が印
加されたＡＮＤゲート０１）の出力が印加される。また
、ラッチ回路（９）の出力Ｑと入力りとの間にはトライ
ステートバッファＱ２１カ接続され、トライステートバ
ッファ０２は、ＡＮＤゲート０１）に印加されたストロ
ーブ信号５ＴＢＩ〜ＳＴＢｍの所定ビットと同じ信号と
、制御信号Ｒ／Ｗ２がインバータ０３）によって反転さ
れた制御信号Ｒ／Ｗ２とが印加されたＡＮＤゲート０４
）の出力によって制御される。即ち、ストローブ信号５
ＴＢＩ〜ＳＴＢｍの所定ビットを論理”■”とすること
により、ラッチ回路（９）の指定が為され、制御信号Ｒ
／Ｗ２が１”となるとＡＮＤゲート０１）の論理積がと
れたところのラッチ回路（９）が動作し、入力りに印加
されているデータを記憶し、一方、制御信号Ｒ／Ｗ２が
０”の場合には、論理積が′１″となるＡＮＤゲートα
ａによって制御されるトライステートバッファα邊が動
作し、ラッチ回路（９）の出力ＱをデータバスＤＢＩ〜
ＤＢ４０所定ビットに送出する。液晶駆動回路００）に
は、その液晶駆動回路００）の出力０ＵＴＸに接続され
る表示セグメントに対応する２個のラッチ回路（９）の
出力Ｑが印加され、信号２によって異なるタイミングで
出力Ｑを選択し、その出力Ｑの内容に基いて液晶駆動信
号を作成し、出力０ＵＴＸに出力する。
示駆動回路（７）の構成を示す論理回路図であり、（９
）は記憶素子であるラッチ回路、０〔は液晶表示装置
１− − 置（図示せず）を−バイアス医アユーアイのデユ−プレ
ックス方式で駆動するための液晶駆動回路である、ラッ
チ回路（９）は表示セグメントに対応して複数個設けら
れ、ラッチ回路（９）の入力りには、表示すべきデータ
が送出されるデータバスＤＢＩ〜ＤＢ４０所定ビットが
接続される。クロック人力ＣＫには、ストローブ信号５
ＴＢ１〜ＳＴＢｍの所定ビットと制御信号Ｒ／Ｗ２が印
加されたＡＮＤゲート０１）の出力が印加される。また
、ラッチ回路（９）の出力Ｑと入力りとの間にはトライ
ステートバッファＱ２１カ接続され、トライステートバ
ッファ０２は、ＡＮＤゲート０１）に印加されたストロ
ーブ信号５ＴＢＩ〜ＳＴＢｍの所定ビットと同じ信号と
、制御信号Ｒ／Ｗ２がインバータ０３）によって反転さ
れた制御信号Ｒ／Ｗ２とが印加されたＡＮＤゲート０４
）の出力によって制御される。即ち、ストローブ信号５
ＴＢＩ〜ＳＴＢｍの所定ビットを論理”■”とすること
により、ラッチ回路（９）の指定が為され、制御信号Ｒ
／Ｗ２が１”となるとＡＮＤゲート０１）の論理積がと
れたところのラッチ回路（９）が動作し、入力りに印加
されているデータを記憶し、一方、制御信号Ｒ／Ｗ２が
０”の場合には、論理積が′１″となるＡＮＤゲートα
ａによって制御されるトライステートバッファα邊が動
作し、ラッチ回路（９）の出力ＱをデータバスＤＢＩ〜
ＤＢ４０所定ビットに送出する。液晶駆動回路００）に
は、その液晶駆動回路００）の出力０ＵＴＸに接続され
る表示セグメントに対応する２個のラッチ回路（９）の
出力Ｑが印加され、信号２によって異なるタイミングで
出力Ｑを選択し、その出力Ｑの内容に基いて液晶駆動信
号を作成し、出力０ＵＴＸに出力する。
第３図に示された実施例では、ＡＮＤゲート０１）α４
）には、ストローブ信号５ＴＢＩ〜ＳＴＢｍの所定１ビ
ツトだけが印加されているが、１ビツトに限らず、２ビ
ツト以上印加する様にしても良い。
）には、ストローブ信号５ＴＢＩ〜ＳＴＢｍの所定１ビ
ツトだけが印加されているが、１ビツトに限らず、２ビ
ツト以上印加する様にしても良い。
また、ラッチ回路（９）の入力りと出力Ｑとの間に接続
されたトライステートバッファＯ２の替りに、トランス
ミッションゲートあるいはＭＯＳＦＥＴによるスイッチ
等を用いることができる。
されたトライステートバッファＯ２の替りに、トランス
ミッションゲートあるいはＭＯＳＦＥＴによるスイッチ
等を用いることができる。
第２図及び第３図に示される様に、表示用記憶回路（６
）に記憶されている表示データを命令によって取り出せ
るため、従来、ＲＡＭに記憶させていた表示データを表
示用記憶回路（６）に直接記憶させることができる。即
ち、Ｉｔ Ａ Ｍ （５）と表示用記憶回路（６）とに
よって、従来のＲＡＭに相当する記憶回路を構成するこ
とができるのである。
）に記憶されている表示データを命令によって取り出せ
るため、従来、ＲＡＭに記憶させていた表示データを表
示用記憶回路（６）に直接記憶させることができる。即
ち、Ｉｔ Ａ Ｍ （５）と表示用記憶回路（６）とに
よって、従来のＲＡＭに相当する記憶回路を構成するこ
とができるのである。
上述の如く、本発明によれば、表示に拘わるデータは、
表示用記憶回路だけに記憶することができるので、表示
以外のデータを記憶するＲＡＭの領域が広くなり、処理
可訃なデータ量が増加できる利点があり、更に、表示を
行なうための命令を使用する必要がなくなるので、プロ
グラムステップ数が短縮される利点がある。特に、ワン
チップ・４ビツトマイクロコンピユータに実施した場合
には、その効果は犬となる、
表示用記憶回路だけに記憶することができるので、表示
以外のデータを記憶するＲＡＭの領域が広くなり、処理
可訃なデータ量が増加できる利点があり、更に、表示を
行なうための命令を使用する必要がなくなるので、プロ
グラムステップ数が短縮される利点がある。特に、ワン
チップ・４ビツトマイクロコンピユータに実施した場合
には、その効果は犬となる、
第１図は従来例を示すブロック図、第２図は本発明の実
施例を示すブロック図、第３図は第２図に示されたブロ
ックの一部を示す論理回路図である。 （５）・・・ＲＡＭ、（６）・・・表示用記憶回路、（
７）・・・表示駆動回路、（８）・・・データバス、（
９）・・・ラッチ回路、００）・・・液晶駆動回路、Ｄ
Ｉ）Ｑ４１・・・ＡＮＤグー） 、（１：ｌ・・・イン
ノく−ｐ、ａ’ａ・・・トライステートバッファ。
施例を示すブロック図、第３図は第２図に示されたブロ
ックの一部を示す論理回路図である。 （５）・・・ＲＡＭ、（６）・・・表示用記憶回路、（
７）・・・表示駆動回路、（８）・・・データバス、（
９）・・・ラッチ回路、００）・・・液晶駆動回路、Ｄ
Ｉ）Ｑ４１・・・ＡＮＤグー） 、（１：ｌ・・・イン
ノく−ｐ、ａ’ａ・・・トライステートバッファ。
Claims (1)
- １、複数ビットから成るアドレス信号によって記憶領域
が指定され、制御信号罠よって前記指定された記憶領域
のデータ書き込み及びデータ読み出しが為されるＲ Ａ
Ｍと、表示素子に対応しその表示素子の表示の有無を
記憶する記憶素子が複数個設けられた表示用記憶回路と
、該表示用記憶回路の記憶素子を指定する複数ビットか
ら成るストローブ信号と、該ストローブ信号によって指
定された記憶素子のデータ書き込み及びデータ読み出し
を制御する制御信号と、前記ＲＡＭ及び表示用記憶回路
に接続されたデータバスとを備え、表示に拘わるデータ
の少なくとも一部を前記表示用記憶回路に記憶すること
により、前記ＲＡＭと表示用記憶回路とでデータ記憶が
為されることを特徴とする記憶回路構成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135339A JPS5927345A (ja) | 1982-08-02 | 1982-08-02 | 記憶回路構成 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135339A JPS5927345A (ja) | 1982-08-02 | 1982-08-02 | 記憶回路構成 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5927345A true JPS5927345A (ja) | 1984-02-13 |
| JPH0373899B2 JPH0373899B2 (ja) | 1991-11-25 |
Family
ID=15149454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57135339A Granted JPS5927345A (ja) | 1982-08-02 | 1982-08-02 | 記憶回路構成 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927345A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068623U (ja) * | 1973-10-24 | 1975-06-19 |
-
1982
- 1982-08-02 JP JP57135339A patent/JPS5927345A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068623U (ja) * | 1973-10-24 | 1975-06-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0373899B2 (ja) | 1991-11-25 |
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