JPH0374036B2 - - Google Patents
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- Publication number
- JPH0374036B2 JPH0374036B2 JP59238903A JP23890384A JPH0374036B2 JP H0374036 B2 JPH0374036 B2 JP H0374036B2 JP 59238903 A JP59238903 A JP 59238903A JP 23890384 A JP23890384 A JP 23890384A JP H0374036 B2 JPH0374036 B2 JP H0374036B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- diffusion layer
- well
- integrated circuit
- type diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置の保護に係り、特
に相補型半導体集積回路装置の寄生サイリスタ効
果防止のための保護回路に関するものである。
に相補型半導体集積回路装置の寄生サイリスタ効
果防止のための保護回路に関するものである。
一般に相補型半導体集積回路装置においては寄
生的に形成されたサイリスタ構造が存在する。こ
のため何らかの原因でこのサイリスタがONする
と大電流が流れつづけ、アルミニウム等の金属配
線の溶断等により集積回路装置が破損してしま
う。この現象はラツチアツプと呼ばれ、このラツ
チアツプの防止もしくは低減対策は、相補型半導
体集積回路にとつて必須となつている。一般にラ
ツチアツプは集積回路装置の入出力ピンあるいは
電源ピンに外部から供給された雑音がトリガーと
なつて発生する場合を想定して防止対策を行なつ
ており、この対策に関しては多くの方法が提案さ
れている。
生的に形成されたサイリスタ構造が存在する。こ
のため何らかの原因でこのサイリスタがONする
と大電流が流れつづけ、アルミニウム等の金属配
線の溶断等により集積回路装置が破損してしま
う。この現象はラツチアツプと呼ばれ、このラツ
チアツプの防止もしくは低減対策は、相補型半導
体集積回路にとつて必須となつている。一般にラ
ツチアツプは集積回路装置の入出力ピンあるいは
電源ピンに外部から供給された雑音がトリガーと
なつて発生する場合を想定して防止対策を行なつ
ており、この対策に関しては多くの方法が提案さ
れている。
しかし二電源以上を外部から供給して動作させ
る相補型半導体集積回路装置においては、前記以
外の特殊な要因によりラツチアツプが発生する。
すなわち電源の投入順序によつて、ラツチアツプ
が発生してしまう場合がある。
る相補型半導体集積回路装置においては、前記以
外の特殊な要因によりラツチアツプが発生する。
すなわち電源の投入順序によつて、ラツチアツプ
が発生してしまう場合がある。
次にこのラツチアツプの発生機構を図を用いて
説明する。以下の説明は、ｎ型基板にＰ型の島状
領域を形成して作成されるＰウエル方式の半導体
集積回路装置において、プラス、マイナス２電源
を使用する場合に関して行なう。
説明する。以下の説明は、ｎ型基板にＰ型の島状
領域を形成して作成されるＰウエル方式の半導体
集積回路装置において、プラス、マイナス２電源
を使用する場合に関して行なう。
Ｐウエル方式においてプラス、マイナスの２電
源を使用する場合、必然的に第５図のごとく基板
を最高電位Vccにし、Ｐウエル領域を残りの２電
源に固定して使用することになる。すなわちVcc
に固定されたｎ型基板１上にＰ型拡散層４を介し
て接地電位GNDに固定されたＰウエル２と、Ｐ
型拡散層５を介して最低電位−Vssに固定された
Ｐウエル３が存在し、Ｐウエル領域３の中には接
地電位に固定されたｎ型拡散層６が存在してい
る。また基板１上には基板電位固定用のｎ型拡散
層および基板電位Vcc電位のＰ型拡散層８が存在
する。
源を使用する場合、必然的に第５図のごとく基板
を最高電位Vccにし、Ｐウエル領域を残りの２電
源に固定して使用することになる。すなわちVcc
に固定されたｎ型基板１上にＰ型拡散層４を介し
て接地電位GNDに固定されたＰウエル２と、Ｐ
型拡散層５を介して最低電位−Vssに固定された
Ｐウエル３が存在し、Ｐウエル領域３の中には接
地電位に固定されたｎ型拡散層６が存在してい
る。また基板１上には基板電位固定用のｎ型拡散
層および基板電位Vcc電位のＰ型拡散層８が存在
する。
ここで第６図を用いてGND→Vcc→−Vssの順
で電源が投入された場合を考える。Vccを投入し
た時点で−Vssに固定されたＰウエルはフローテ
イングであるため、Ｐウエル３と基板１の間に存
在する接合容量ＡによりＰウエルの電位はVcc電
位にもち上がろうとする。
で電源が投入された場合を考える。Vccを投入し
た時点で−Vssに固定されたＰウエルはフローテ
イングであるため、Ｐウエル３と基板１の間に存
在する接合容量ＡによりＰウエルの電位はVcc電
位にもち上がろうとする。
このためGND電位のｎ型拡散層６は順方向に
バイアスされ、ｎ型拡散層６からエレクトロンが
注入される。このエレクトロンはｎ型基板１内に
入り、電位固定用のｎ型拡散層７に向かつて流れ
る。このエレクトロンによつてＰ型拡散層８の近
傍の電位が下がりＰ型拡散層８が順方向バイアス
に至ると、Ｐ型拡散層からのホールの注入が発生
し、寄性サイリスタがON状態となり、ラツチア
ツプに致つてしまう。
バイアスされ、ｎ型拡散層６からエレクトロンが
注入される。このエレクトロンはｎ型基板１内に
入り、電位固定用のｎ型拡散層７に向かつて流れ
る。このエレクトロンによつてＰ型拡散層８の近
傍の電位が下がりＰ型拡散層８が順方向バイアス
に至ると、Ｐ型拡散層からのホールの注入が発生
し、寄性サイリスタがON状態となり、ラツチア
ツプに致つてしまう。
この現象はVcc→GND→−Vssの順序で電源を
投入しようとした場合についても発生し、電源投
入順序を指定できない場合、致命的な欠陥となつ
てしまう。
投入しようとした場合についても発生し、電源投
入順序を指定できない場合、致命的な欠陥となつ
てしまう。
本発明は上記従来例の問題点に鑑み提案された
ものであり、電源の投入順序によるラツチアツプ
の発生を防止し、信頼性の高い相補型半導体集積
回路装置を提供することを目的とする。
ものであり、電源の投入順序によるラツチアツプ
の発生を防止し、信頼性の高い相補型半導体集積
回路装置を提供することを目的とする。
本発明に係る半導体集積回路装置は、二種類以
上の異なつた電源が外部より供給され、それぞれ
異なつた電位で固定された基板および逆導電型の
島状領域が２種類以上存在する半導体集積回路装
置において、 使用する電源のうち、最低電位もしくは最高電
位と基板電位以外の電源との間にPN接合ダイオ
ードが接続された保護回路を有することを特徴と
する。
上の異なつた電源が外部より供給され、それぞれ
異なつた電位で固定された基板および逆導電型の
島状領域が２種類以上存在する半導体集積回路装
置において、 使用する電源のうち、最低電位もしくは最高電
位と基板電位以外の電源との間にPN接合ダイオ
ードが接続された保護回路を有することを特徴と
する。
以下図面を参照して本発明の実施例を説明す
る。第１図は本発明の実施例に係る半導体集積回
路装置の概略断面図である。従来例の場合と同様
にVcc電位のｎ型基板１上にＰ型拡散層４によつ
てGND電位に固定されたＰウエル２と、Ｐ型拡
散層５によつて−Vss電位に固定されたＰウエル
３が存在し、Ｐウエル３の内にはGNDに接続さ
れたｎ型拡散層６が存在する。Ｄは−Vss電源と
GND電源との間に設けられたダイオードである。
る。第１図は本発明の実施例に係る半導体集積回
路装置の概略断面図である。従来例の場合と同様
にVcc電位のｎ型基板１上にＰ型拡散層４によつ
てGND電位に固定されたＰウエル２と、Ｐ型拡
散層５によつて−Vss電位に固定されたＰウエル
３が存在し、Ｐウエル３の内にはGNDに接続さ
れたｎ型拡散層６が存在する。Ｄは−Vss電源と
GND電源との間に設けられたダイオードである。
次に実施例の動作について説明する。GND→
Vcc→−Vssの順で電源が投入するとき、Ｐウエ
ル３はフローテイングとならずダイオードＤの順
方向特性によりクランプされる。これによりｎ型
拡散層６からのエレクトロン注入が抑えられ、ラ
ツチアツプ発生を防止できる。なお第２図に示す
ように、ダイオードＤの特性は、Ｐウエル３とｎ
型拡散層６とで形成されるダイオードよりも順方
向特性の立上りが急峻であることが望ましい。ま
たダイオードＤを同一基板上に作る場合、ダイオ
ードＤのｎ型拡散層から注入されたエレクトロン
によつてラツチアツプの発生を防止する必要があ
る。
Vcc→−Vssの順で電源が投入するとき、Ｐウエ
ル３はフローテイングとならずダイオードＤの順
方向特性によりクランプされる。これによりｎ型
拡散層６からのエレクトロン注入が抑えられ、ラ
ツチアツプ発生を防止できる。なお第２図に示す
ように、ダイオードＤの特性は、Ｐウエル３とｎ
型拡散層６とで形成されるダイオードよりも順方
向特性の立上りが急峻であることが望ましい。ま
たダイオードＤを同一基板上に作る場合、ダイオ
ードＤのｎ型拡散層から注入されたエレクトロン
によつてラツチアツプの発生を防止する必要があ
る。
第３図は同一基板内に保護回路を形成した本発
明の実施例に係る半導体集積回路装置の平面図で
あり、第４図はその断面図である。実施例ではダ
イオードの立上りを急峻にするためｎ型拡散層１
１の面積を可能な限り大きくし、Ｐウエル９の電
位固定用のＰ型拡散層１２にはコンタクトをでき
るだけ多く設け、ダイオードにおける−Vssと
GND間の抵抗をできるだけ下げるように配慮し
ている。
明の実施例に係る半導体集積回路装置の平面図で
あり、第４図はその断面図である。実施例ではダ
イオードの立上りを急峻にするためｎ型拡散層１
１の面積を可能な限り大きくし、Ｐウエル９の電
位固定用のＰ型拡散層１２にはコンタクトをでき
るだけ多く設け、ダイオードにおける−Vssと
GND間の抵抗をできるだけ下げるように配慮し
ている。
また本保護回路は、ｎ型拡散層１１から注入さ
れるエレクトロンによつてラツチアツプが発生す
ることを防ぐため、Ｐウエル９の囲りに基板電位
固定用のｎ型拡散層１１を設け、さらにその外側
にｎ型拡散層１１と同一電位に固定されたＰウエ
ル１０を設けている。すなわちｎ型拡散層１１か
ら注入されたエレクトロンに対してＰウエル１０
が壁になつてエレクトロンの流れを阻止し、その
エレクトロンをｎ型拡散層１３で吸収してしまう
ことが可能となるのでダイオード以外の領域に流
れ出るエレクトロンは極度に少なくなり、ラツチ
アツプ発生に致ることはなくなる。またＰウエル
１０はダイオード以外の領域からホールが拡散し
てきた場合にＰウエル１０内に入つたホールをす
べて吸収するため、ダイオード以外の領域からの
ダイオードへの悪影響を緩和できる。
れるエレクトロンによつてラツチアツプが発生す
ることを防ぐため、Ｐウエル９の囲りに基板電位
固定用のｎ型拡散層１１を設け、さらにその外側
にｎ型拡散層１１と同一電位に固定されたＰウエ
ル１０を設けている。すなわちｎ型拡散層１１か
ら注入されたエレクトロンに対してＰウエル１０
が壁になつてエレクトロンの流れを阻止し、その
エレクトロンをｎ型拡散層１３で吸収してしまう
ことが可能となるのでダイオード以外の領域に流
れ出るエレクトロンは極度に少なくなり、ラツチ
アツプ発生に致ることはなくなる。またＰウエル
１０はダイオード以外の領域からホールが拡散し
てきた場合にＰウエル１０内に入つたホールをす
べて吸収するため、ダイオード以外の領域からの
ダイオードへの悪影響を緩和できる。
従つて上記のごときダイオードを使用すれば、
ダイオードを同一基板上に作り込んでも電源投入
順序によるラツチアツプ発生は防止できる。
ダイオードを同一基板上に作り込んでも電源投入
順序によるラツチアツプ発生は防止できる。
なお実施例の説明はＰウエル方式に対して行な
つたが、ｎウエル方式の場合にも同様に成り立つ
ことは言うまでもない。
つたが、ｎウエル方式の場合にも同様に成り立つ
ことは言うまでもない。
以上説明したように、本発明によればいかなる
電源投入順序においてもラツチアツプは発生しな
くなり、従つてラツチアツプによる破損を防ぐこ
とが可能となり、高信頼度の半導体集積回路装置
が得られる。
電源投入順序においてもラツチアツプは発生しな
くなり、従つてラツチアツプによる破損を防ぐこ
とが可能となり、高信頼度の半導体集積回路装置
が得られる。
第１図は本発明の実施例に係る半導体集積回路
装置の断面図、第２図はダイオード特性図、第３
図は本発明の別の実施例に係る半導体集積回路装
置の平面図、第４図は第３図の断面図である。第
５図は従来例に係る半導体集積回路装置の断面
図、第６図は第５図の回路装置の動作を説明する
ための図である。 １……ｎ型基板、２，３，９，１０……Ｐ型島
状領域（Ｐウエル）、４，５，８，１２，１４…
…Ｐ型拡散層、６，７，１１，１８……ｎ型拡散
層。
装置の断面図、第２図はダイオード特性図、第３
図は本発明の別の実施例に係る半導体集積回路装
置の平面図、第４図は第３図の断面図である。第
５図は従来例に係る半導体集積回路装置の断面
図、第６図は第５図の回路装置の動作を説明する
ための図である。 １……ｎ型基板、２，３，９，１０……Ｐ型島
状領域（Ｐウエル）、４，５，８，１２，１４…
…Ｐ型拡散層、６，７，１１，１８……ｎ型拡散
層。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板と、該半導体基板に形
成された他の導電型のウエル領域と、前記ウエル
領域に形成され基準電位が与えられる前記一導電
型の第１の領域と、前記半導体基板と前記ウエル
領域とに、これらの形成するPN接合を逆バイア
スする電源電位であつて一方が前記基準電位より
も高く他方が前記基準電位よりも低い電位をそれ
ぞれ与える手段と、前記一方および他方と電位で
あつて前記半導体基板に与えられた電位を受ける
前記半導体基板に形成された前記他の導電型の第
２の領域とを有し、前記ウエル領域と前記第１の
領域との間にこれらが形成するPN接合ダイオー
ドよりも動作抵抗の低いダイオードを前記PN接
合ダイオードと同じ向きに接続したことを特徴と
する半導体集積回路装置。 ２ 請求項１記載の半導体集積回路装置であつ
て、前記半導体基板に前記ウエル領域に与えられ
た電位とは異なる電位の与えられた前記他の導電
型の他のウエル領域を更に有することを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238903A JPS61116866A (ja) | 1984-11-13 | 1984-11-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238903A JPS61116866A (ja) | 1984-11-13 | 1984-11-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116866A JPS61116866A (ja) | 1986-06-04 |
| JPH0374036B2 true JPH0374036B2 (ja) | 1991-11-25 |
Family
ID=17036980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59238903A Granted JPS61116866A (ja) | 1984-11-13 | 1984-11-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116866A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63287053A (ja) * | 1987-05-19 | 1988-11-24 | Nec Corp | 半導体集積回路装置 |
| JPS63318767A (ja) * | 1987-06-22 | 1988-12-27 | Nec Corp | 相補型半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848960A (ja) * | 1982-09-03 | 1983-03-23 | Hitachi Ltd | 半導体装置 |
-
1984
- 1984-11-13 JP JP59238903A patent/JPS61116866A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61116866A (ja) | 1986-06-04 |
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