JPH0375882B2

JPH0375882B2 -

Info

Publication number: JPH0375882B2
Application number: JP57141808A
Authority: JP
Inventors: Yukio Kato
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1982-08-16
Filing date: 1982-08-16
Publication date: 1991-12-03
Also published as: JPS5932004A

Description

【発明の詳細な説明】 (1) 発明の分野この発明はプログラマブル・コントローラに関
し、特に、ユーザプログラムを実行する回路部分
の異常動作に対処する技術に関する。

(2) 従来技術とその問題点継電器ラダー図式で代表される最近の多くのプ
ログラマブル・コントローラは、サイクリツク実
行方式と称されるアーキテクチヤを採用している
もので、ユーザプログラムをメモリから順番に読
出し、その各命令に従つて入出力メモリにストア
されているデータについて演算処理をし、かつそ
の処理結果でもつて上記入出力メモリのデータを
書換える命令実行手段と、外部から入出力回路に
与えられている入力データを上記入出力メモリの
所定エリアにストアするとともに、上記入出力メ
モリの所定エリアの出力データを入出力回路に転
送して外部に出力する入出力更新手段とを有し、
上記命令実行手段によるユーザプログラムの一巡
実行と上記入出力更新手段の動作を交互に繰り返
すことにより、ユーザプログラムで表現されたシ
ーケンス制御を実現するようになつている。

また一般に、上記の命令実行手段は汎用のマイ
クロプロセツサ（CPUと称す）を用いて構成さ
れている。そのため、このCPUを外部からのノ
イズで誤動作させないために、ハードウエア的に
充分な保護対策を施す必要がある。

また、プログラマブル・コントローラは工場の
生産ライン等の悪環境条件下に設置されるのが通
例で、充分なノイズ対策を講ずるのに加えて、万
が一CPUが暴走した場合にも、速やかにこれを
検知し、制御対象機器を重大事故に導かないよう
に２重３重の安全対策が必要とされる。

従来、CPUの暴走を監視する安全対策として
は、いわゆるウオツチドグタイマによるものがよ
く採用されている。ウオツチドグタイマというの
は、CPUによりユーザプログラムの一巡実行時
間（サイクルタイム）が所定の基準時間以内に収
まつているか否かを各サイクル毎に監視するもの
である。上記の基準時間は、ユーザプログラムを
正常に一巡実行するに要する最大時間より僅かに
大きな時間に設定されているもので、CPUがな
んらかの要因により暴走した場合、上記基準時間
内にユーザプログラムの実行が終了せず、この時
間超過がCPUの暴走として検知される。

従来のプログラマブル・コントローラでは、ウ
オツチドグタイマによつてCPUの暴走が検知さ
れたとき、CPUによるユーザプログラムの実行
動作を停止し、プログラマブル・コントローラの
制御出力を強制的にオフにし、制御動作を完全に
停止して被制御機器が安全側におかれるように構
成している。

しかし、CPUの暴走原因を分析してみると、
なんらかのハードウエアの破損等による永久故障
と、極く偶発的で一時的なノイズによつて生ずる
異常とがある。前者の永久故障の場合、プログラ
マブル・コントローラの制御動作を全面的に停止
するのは適切である。しかし、後者のノイズの影
響等による偶発的で一時的な異常の場合、CPU
の本質的な異常ではなく、異常原因がなくなつた
状態ではCPUは正常動作が可能である。従来で
は後者の場合にもプログラマブル・コントローラ
の制御動作を全面的に停止しているが、これは
CPUの一時的にしろ異常によつて入出力メモリ
のデータが混乱してしまつているので、制御動作
を続行したくてもできず、当然の措置であつた。

このように、従来のプログラマブル・コントロ
ーラでは、ノイズの影響等による偶発的で一時的
な異常で、しかもその直後に正常動作に復帰でき
るような異常によつてCPUが暴走した場合でも、
永久故障が生じた場合と同様に制御動作を全面的
に停止しており、プログラマブル・コントローラ
の使用環境が特に悪い場合等には、度々制御対象
である生産ラインを止めてしまうような不都合が
生じる。

(3) 発明の目的この発明の目的は、上述したウオツチドグタイ
マによりCPUの暴走が検知されたとき、直ちに
制御動作を全面的に停止してしまうのではなく
て、正しいデータに基づいてユーザプログラムを
再実行させ、一時的なノイズの影響等による異常
が解消すればそのまま制御動作を継続することが
できるようにしたプログラマブル・コントローラ
を提供することにある。

(4) 発明の構成と効果この発明は、上記の目的を達成するために、ユ
ーザプログラムをメモリから順番に読出し、その
各命令に従つて入出力メモリにストアされている
データについて演算処理をし、かつその処理結果
でもつて上記入出力メモリのデータを書換える命
令実行手段と、外部から入出力回路に与えられて
いる入力データを上記入出力メモリの所定エリア
にストアするとともに、上記入出力メモリの所定
エリアの出力データを入出力回路に転送して外部
に出力する入出力更新手段とを有し、上記命令実
行手段によるユーザプログラムの一巡実行と上記
入出力更新手段の動作を交互に繰り返すサイクリ
ツク実行方式のプログラマブル・コントローラに
おいて；上記命令実行手段によるユーザプログラムの一
巡実行時間が所定の基準時間以内に収まつている
か否かを各実行動作毎に監視する実行時間監視手
段と、上記入出力更新手段の動作毎に更新された
上記入出力メモリの最新データを退避メモリにス
トアするデータ退避手段と、上記命令実行手段の
動作中に上記監視手段にてプログラム実行時間の
基準時間T₁の超過が検出されたとき、上記命令
実行手段の動作を中断させ、上記退避メモリのデ
ータを上記入出力メモリに移した後、上記命令実
行手段を再起動してユーザプログラムを最初から
実行し直させる再実行制御手段と、上記入出力更
新手段およびデータ退避手段の動作中に上記監視
手段にて入出力更新およびデータ退避の処理基準
時間T₂の超過が検出されたとき、装置全体の制
御動作を停止する制御動作停止手段と、を有することを特徴とする。

この構成によれば、例えば一時的なノイズの影
響等により命令実行手段の動作中にプログラム実
行時間の基準時間T₁の超過が検出されても、そ
のノイズの影響等が直後に解消しておれば、上記
再実行制御手段により退避メモリに退避されてい
た正しい入出力データに従つて正しくユーザプロ
グラムの実行処理が行われ、これによつてプログ
ラマブル・コントローラの制御動作は問題なく継
続することとなり、制御対象となる生産ラインを
ちよつとしたノイズで度々停止させてしまうとい
うような不都合が解消できる。

また、入出力更新手段およびデータ退避手段動
作中に入出力更新およびデータ退避の処理基準時
間T₂の超過が検出されたときは、制御動作を全
面的に停止するので、制御対象機器を重大事故か
ら防止できるという効果を有する。

(5) 実施例の説明第１図はこの発明に係るプログラマブル・コン
トローラの概略構成を示すブロツク図である。こ
のプログラマブル・コントローラは、ユーザプロ
グラムが格納されるユーザプログラムメモリ３
と、外部入力信号が与えられるとともに外部出力
信号を送出する入出力回路６と、入出力回路６に
対応した入出力データのバツフアメモリとなる入
出力メモリ４と、入出力メモリ４の最新のデータ
を退避させておくための退避メモリ５と、ユーザ
プログラムメモリ３の各命令を順次高速に実行
し、その各命令に従つて入出力メモリ４にストア
されているデータについて演算処理し、かつその
処理結果でもつて入出力メモリ４のデータを書換
える命令実行手段と、外部から入出力回路６に与
えられている入力データを入出力メモリ４の所定
エリアにストアするとともに、入出力メモリ４の
所定エリアの出力データを入出力回路６に転送し
て外部に出力する入出力更新手段と、命令実行手
段によるユーザプログラムの一巡実行時間が所定
の基準時間以内に収まつているか否かを各実行動
作毎に監視するウオツチドグタイマ８を中心とす
る実行時間監視手段と、上記入出力更新手段の動
作毎に更新された上記入出力メモリ４のデータを
退避メモリ５にストアするデータ退避手段と、上
記命令実行手段の動作中に上記ウオツチドグタイ
マ８にて時間超過が検出されたとき、上記命令実
行手段の動作を中断させ、退避メモリ５のデータ
を入出力メモリ４に移した後、上記命令実行手段
を再起動してユーザプログラムを最初から実行し
直させる再実行制御手段としてのフリップフロッ
プ１０、リセツトパルス発生回路７、ゲート１１
等を備えている。

上記命令実行手段、入出力更新手段、データ退
避手段おびその他の全体的なタイミング制御は
CPU１によつて実現されている。つまり、CPU
１はシステムプログラムメモリ２に格納されたシ
ステムプログラムを実行することにより、上述の
各制御手段の動作を実現している。

CPU１は、上記実行時間監視手段に関連し、
ユーザプログラムの実行処理に先立つてプログラ
ム実行時間の基準時間Ｔ１をウオツチドグタイマ
８に入力するとともに、信号LDを発して基準時
間Ｔ１をウオツチドグタイマ８にプリセツトす
る。ウオツチドグタイマ８はその後パルス発生回
路９からのクロツク信号によつてダウンカウント
されていき、タイムアツプすると信号TUを出力
し、フリップフロップ１０をセツトする。基準時
間Ｔ１以内にCPU１によるユーザプログラムの
一巡実行が完了すると、CPU１は上記の入出力
更新手段およびデータ退避手段の動作に先立つ
て、入出力更新およびデータ退避の処理基準時間
Ｔ２をウオツチドグタイマ８にプリセツトする。
CPU１は入出力更新処理およびデータ退避処理
を行なうと、再びウオツチドグタイマ８に上述し
た基準時間Ｔ１をプリセツトし、ユーザプログラ
ムの実行処理を行なう。

このようにCPU１は命令実行手段、入出力更
新手段、データ退避手段の各動作をウオツチドグ
タイマ８に基準時間Ｔ１および基準時間Ｔ２をプ
リセツトしながら繰り返すもので、各動作が正常
に基準時間内に収まつておれば、ウオツチドグタ
イマ８はタイムアツプすることがなく、フリップ
フロツプ１０はリセツトされたままとなつてい
る。

なんらかの異常によつてウオツチドグタイマ８
がタイムアツプし、フリツプフロツプ１０がセツ
トされると、フリツプフロツプ１０の出力Ｑ＝
“１”がCPU１の入力端ERFに印加されるととも
に、ゲート１５に印加される。また同時に、フリ
ツプフロツプ１０の出力Ｑが“１”に立上がつた
のに応答し、リセツトパルス発生回路７から所定
幅の微分パルスが発生し、そのパルス信号がゲー
ト１１を介してCPU１のリスタート入力端PRES
に印加される。

第２図はCPU１によつて実行されるシステム
プログラムの概要を示すフローチヤートである。
以下このフローチヤートに従つてCPU１の制御
動作を順番に説明する。

このプログラマブル・コントローラに電源を投
入すると、図示していない電源投入検知回路から
パワーオンリセツト信号が発生し、このリセツト
信号がゲート１２を介してフリツプフロツプ１０
に入力され、これをリセツトするとともに、ゲー
ト１１を介してCPU１のリスタート入力端RES
に印加され、CPU１がそのシステムプログラム
を先頭から実行開始することとなる。

最初のステツプ100では、CPU１の入力端ERF
に印加されているフリツプフロツプ１０の出力Ｑ
の論理状態をチエツクする。電源投入時にはフリ
ツプフロツプ１０がリセツトされているので、
ERFは“０”で、ステツプ101へ進む。ステツプ
101で信号CLRを“１”にしてフリップフロップ
１０をリセツト状態に保ち、次のステツプ102で
イニシヤル処理を実行し、次のステツプ103で上
述した命令実行動作の基準時間Ｔ１をウオツチド
グタイマ８にプリセツトし、次のステツプ104で
信号CLRを“０”に戻す。

次にステツプ105でユーザプログラムの実行中
であることを示す信号SCANを“１”にし、次の
ステツプ106でユーザプログラムを一巡実行し、
ユーザプログラムを最後まで（END命令まで）
実行終了すると、ステツプ107で信号SCANを
“０”に戻す。

なお、信号SCANが“１”になると、ゲート１
３の出力、すなわち退避メモリ５のリード／ライ
ト信号がリード状態“１”に保たれ、退避メモリ
５のデータが書換えられるのを防ぐ。また、信号
SCAN＝“１”がインバータ１４を介してゲート
１５に入力されると、ゲート１５の出力が“０”
に保たれ、この状態でウオツチドグタイマ８がタ
イムアツプしてフリツプフロツプ１０の出力Ｑが
“１”になつても、CPU１に停止信号HALTが印
加されないとともに、入出力回路６の全出力オフ
指令信号が発せられないようになつている。

次にCPU１は入出力更新およびデータ退避の
処理を行なうが、それに先立つて、まずステツプ
108で入出力更新およびデータ退避の処理基準時
間Ｔ２をウオツチドグタイマ８にプリセツトす
る。次のステツプ109で入出力更新動作を行ない、
次のステツプ110でデータ退避処理を行ない、こ
れらを終了したならば、ステツプ111でプログラ
ム実行処理の基準時間Ｔ１をウオツチドグタイマ
８にプリセツトし、先のステツプ105→106と進
み、ユーザプログラムの実行処理を行なう。

CPU１が正常に動作している間は、上述した
ステツプ105、106、107、108、109、110、111が
繰り返される。

上述の動作中において、信号SCANが“１”と
なつているユーザプログラムの実行動作中にウオ
ツチドグタイマ８がタイムアツプしたとする。こ
の場合、フリツプフロツプ１０がセツトされ、出
力Ｑが“１”となり、リセツトパルス発生回路７
からリセツトパルスが発生し、そのパルス信号が
ゲート１１を介してCPU１のリスタート入力端
RESに印加される。

CPU１はこのリスタートパルス信号を受けて
そのときの動作を中断し、システムプログラムを
先頭から（ステツプ100から）実行を開始する。
ステツプ100でフリップフロップ１０の出力状態
をチエツクするが、このときＱ＝ERF＝“１”と
なつているのでステツプ112に進む。

ステツプ112では、退避メモリ５に退避してあ
つた最新の入出力更新時のデータを、ユーザプロ
グラムの実行時間が超過するという異常でデータ
が破壊されているであろう入出力メモリ４に戻
す。次のステツプ113でユーザプログラムの処理
時間の基準時間Ｔ１をウオツチドグタイマ８にプ
リセツトし、次のステツプ114で信号CLRを発し
てゲート１２を介してフリツプフロツプ１０をリ
セツトする。そしてステツプ105→106と進み、再
びユーザプログラムを先頭から実行し直させる。

このときには、退避メモリ５に退避してあつた
入出力データに基づいてユーザプログラムが実行
されるので、CPU１がちよつとしたノイズで一
時的に暴走を起こしたような場合には、上述のユ
ーザプログラムの実行し直しを行なえば、正しく
これを実行することができ、シーケンス制御の連
続性が全く損われることがない。

なお、入出力更新動作あるいはデータ退避動作
中にCPU１が暴走し、ウオツチドグタイマ８が
タイムアツプしてフリツプフロツプ１０がセツト
された場合、このとき信号SCANは“０”である
ので、フリツプフロツプ１０の出力Ｑが“１”に
なると、ゲート１５の出力が“１”となり、
CPU１のホルト入力HALTが“１”となつて
CPU１の動作が停止するとともに、入出力回路
６の外部出力信号が強制的に全てオフにされる。
つまり、入出力更新動作中あるいはデータ退避動
作中にCPU１に暴走が起これば、入出力メモリ
４、退避メモリ５あるいは入出力回路６のデータ
が混乱させられて回復しようがないので、プログ
ラマブル・コントローラの制御動作を全面的に停
止している。

【図面の簡単な説明】

第１図はこの発明の一実施例によるプログラマ
ブル・コントローラの全体構成を示すブロツク
図、第２図は第１図におけるCPU１のシステム
プログラムの概要を示すフローチヤートである。１……CPU、３……ユーザプログラムメモリ、
４……入出力メモリ、５……退避メモリ、６……
入出力回路、８……ウオツチドグタイマ。

Claims

【特許請求の範囲】１ユーザプログラムをメモリから順番に読出
し、その各命令に従つて入出力メモリにストアさ
れているデータについて演算処理をし、かつその
処理結果でもつて上記入出力メモリのデータを書
換える命令実行手段と、外部から入出力回路に与
えられている入力データを上記入出力メモリの所
定エリアにストアするとともに、上記入出力メモ
リの所定エリアの出力データを入出力回路に転送
して外部に出力する入出力更新手段とを有し、上
記命令実行手段によるユーザプログラムの一巡実
行と上記入出力更新手段の動作を交互に繰り返す
サイクリツク実行方式のプログラマブル・コント
ローラにおいて；上記命令実行手段によるユーザプログラムの一
巡実行時間が所定の基準時間以内に収まつている
か否かを各実行動作毎に監視する実行時間監視手
段と、上記入出力更新手段の動作毎に更新された
上記入出力メモリの最新データを退避メモリにス
トアするデータ退避手段と、上記命令実行手段の
動作中に上記監視手段にてプログラム実行時間の
基準時間T₁の超過が検出されたとき、上記命令
実行手段の動作を中断させ、上記退避メモリのデ
ータを上記入出力メモリに移した後、上記命令実
行手段を再起動してユーザプログラムを最初から
実行し直させる再実行制御手段と、上記入出力更
新手段およびデータ退避手段の動作中に上記監視
手段にて入出力更新およびデータ退避の処理基準
時間T₂の超過が検出されたとき、装置全体の制
御動作を停止する制御動作停止手段と、を有することを特徴とするプログラマブル・コン
トローラ。