JPH0251748A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0251748A JPH0251748A JP63203613A JP20361388A JPH0251748A JP H0251748 A JPH0251748 A JP H0251748A JP 63203613 A JP63203613 A JP 63203613A JP 20361388 A JP20361388 A JP 20361388A JP H0251748 A JPH0251748 A JP H0251748A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- watchdog timer
- latch
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002159 abnormal effect Effects 0.000 abstract description 5
- 230000005856 abnormality Effects 0.000 abstract description 3
- 238000001514 detection method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特にウォッチド
ッグタイマの出力信号によりあらかじめ定められた出力
ラッチデータをポートに出力でキルマイクロコンピュー
タに関する。
ッグタイマの出力信号によりあらかじめ定められた出力
ラッチデータをポートに出力でキルマイクロコンピュー
タに関する。
従来この種のマイクロコンピュータでは、ウォッチドッ
グタイマの出力はプログラムの暴走やシステムの異常等
を検出するための出力として使用し、また出力ポートは
通常正常動作時には、転送命令により出力ラッチとアキ
ュームレータとの間でデータのやりとりを行ない出力ラ
ッチデータをポートに出力するようになっていた。
グタイマの出力はプログラムの暴走やシステムの異常等
を検出するための出力として使用し、また出力ポートは
通常正常動作時には、転送命令により出力ラッチとアキ
ュームレータとの間でデータのやりとりを行ない出力ラ
ッチデータをポートに出力するようになっていた。
上述した従来のマイクロコンピュータテハ、ウォッチド
ッグタイマをプログラムの暴走やデッドロックを防ぐた
めの機能として使用し、プログラムの各モジュール毎に
つｔｙチドックタイマをクリアする命令を入れてウォッ
チドッグタイマの出力が発生しないことでプログラム又
はシステムが正常に動作していることを確認することに
使用している。一方、−度ウォッチドックタイマからオ
ーバーフローの出力が出されれば、この時点でマイクロ
コンピュータはすでに異常動作状８にあるため出力ラッ
チが書き変えられる可能性があり、通常は、このウォッ
チドッグタイマのオーバーフロー出力をノンマスカブル
割り込み要求として処理を行ないマイクロコンピュータ
を再リセットし、プログラムを初めからスタートさせ正
常なポート出力にもどす。
ッグタイマをプログラムの暴走やデッドロックを防ぐた
めの機能として使用し、プログラムの各モジュール毎に
つｔｙチドックタイマをクリアする命令を入れてウォッ
チドッグタイマの出力が発生しないことでプログラム又
はシステムが正常に動作していることを確認することに
使用している。一方、−度ウォッチドックタイマからオ
ーバーフローの出力が出されれば、この時点でマイクロ
コンピュータはすでに異常動作状８にあるため出力ラッ
チが書き変えられる可能性があり、通常は、このウォッ
チドッグタイマのオーバーフロー出力をノンマスカブル
割り込み要求として処理を行ないマイクロコンピュータ
を再リセットし、プログラムを初めからスタートさせ正
常なポート出力にもどす。
従ってウォッチドッグタイマのオーバーフローが出力さ
れてから、プログラムが再スタートし正常動作になるま
では各出力ポートの値は一時的に不定状態となるため、
マイクロコンピュータを用いた高信頼性を要求する装置
、例えばロボット制御、ＮＣ制御、自動車電装制御等で
は上述した様なプログラム暴走時等に出力ポートに固定
された出力が得られないため予知できない動作をしてし
まうという欠点がある。
れてから、プログラムが再スタートし正常動作になるま
では各出力ポートの値は一時的に不定状態となるため、
マイクロコンピュータを用いた高信頼性を要求する装置
、例えばロボット制御、ＮＣ制御、自動車電装制御等で
は上述した様なプログラム暴走時等に出力ポートに固定
された出力が得られないため予知できない動作をしてし
まうという欠点がある。
本発明のマイクロコンピュータはウォッチドッグタイマ
のオーバーフロー出力をラッチする回路と、この信号に
より２つの入力をセレクトするセレクタ回路と、セレク
タ回路に入力する通常動作時用出力ラッチ回路と、異常
動作時用出力う、子回路とを有している。
のオーバーフロー出力をラッチする回路と、この信号に
より２つの入力をセレクトするセレクタ回路と、セレク
タ回路に入力する通常動作時用出力ラッチ回路と、異常
動作時用出力う、子回路とを有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
ウォッチドッグタイマ１は内部クロックｆｃＬア２の入
力信号により動作するタイマで所定時間をカウントする
とウォッチドッグタイマ出力としてオーバーフロー信号
３を出力する。このウォッチドッグタイマ１はクリア信
号４によってクリア可能でありクリア信号４が入力され
ると、最初からカウントを開始する。オーバーフロー信
号３はウォッチドッグタイマ出力として出力されるほか
にデータラッチ回路５によってラッチされる。
力信号により動作するタイマで所定時間をカウントする
とウォッチドッグタイマ出力としてオーバーフロー信号
３を出力する。このウォッチドッグタイマ１はクリア信
号４によってクリア可能でありクリア信号４が入力され
ると、最初からカウントを開始する。オーバーフロー信
号３はウォッチドッグタイマ出力として出力されるほか
にデータラッチ回路５によってラッチされる。
データラッチ回路５はオーバーフロー信号を受けるとデ
ータをラッチすると共に次段（出力セレクタ１１）へデ
ータを出力するが、クリア信号４が入力されると出力は
停止状態となる。
ータをラッチすると共に次段（出力セレクタ１１）へデ
ータを出力するが、クリア信号４が入力されると出力は
停止状態となる。
出力ラッチＢ７はポート書き込み信号Ｂ８により内部バ
ス６からの出力データ（ハイ又はロウレベル）をラッチ
する回路であり通常動作時に使用する。出力ラッチＡ９
はポート書き込み信号ＡＩＯにより内部バス６からのデ
ータ（ハイ又はロウレベル）をラッチする回路でありＣ
ＰＵ異常動作時に出力したいデータを書き込んでおく。
ス６からの出力データ（ハイ又はロウレベル）をラッチ
する回路であり通常動作時に使用する。出力ラッチＡ９
はポート書き込み信号ＡＩＯにより内部バス６からのデ
ータ（ハイ又はロウレベル）をラッチする回路でありＣ
ＰＵ異常動作時に出力したいデータを書き込んでおく。
それぞれの出力ラッチＡ、Ｂのラッチデータは出力セレ
クタ１１に入力されている。この出力セレクタ１１は入
力された２種類のデータを選択する回路でデータラッチ
回路５の出力信号がＳＥＬに入力されている時にはＡを
選択し、それ以外の時にはＢを選択する回路である０選
択された信号は出力バッファ１２によってポート出力１
３に出力される構造となっている。
クタ１１に入力されている。この出力セレクタ１１は入
力された２種類のデータを選択する回路でデータラッチ
回路５の出力信号がＳＥＬに入力されている時にはＡを
選択し、それ以外の時にはＢを選択する回路である０選
択された信号は出力バッファ１２によってポート出力１
３に出力される構造となっている。
通常動作時では出力セレクタはＢを選択しているため出
力ラッチＢを通して内部バスからの書き込みデータをポ
ート出力に出力している。またウォッチドッグタイマは
プログラムの各モジュール毎に入れられたクリア命令に
よりクリアされているためオーバーフロー信号は発生せ
ずデータラッチ回路も未出力状態となる。
力ラッチＢを通して内部バスからの書き込みデータをポ
ート出力に出力している。またウォッチドッグタイマは
プログラムの各モジュール毎に入れられたクリア命令に
よりクリアされているためオーバーフロー信号は発生せ
ずデータラッチ回路も未出力状態となる。
ＣＰＵの異常動作によりオーバーフロー信号（ウォッチ
ドッグタイマ出力）が出力されるとデータラッチ回路か
ら出力セレクタに信号が出力され、出力セレクタ回路は
出力ラッチＡを選択しあらかじめ定められたデータ（ハ
イ又はロウレベル）をポート出力に出力する。
ドッグタイマ出力）が出力されるとデータラッチ回路か
ら出力セレクタに信号が出力され、出力セレクタ回路は
出力ラッチＡを選択しあらかじめ定められたデータ（ハ
イ又はロウレベル）をポート出力に出力する。
以上説明したように本発明はウォッチドッグタイマのオ
ーバーフロー出力信号すなわちＣＰＵの異常検出と同時
にあらかじめ定めた出力ラッチデータを出力ポートに出
力できることによりマイクロコンピュータを使用した特
に高信頼性を要求されるシステムでは、マイクロコンピ
ュータが異常動作時にもシステムが安全サイドに動作す
るよう設計が可能となり、システムの暴走等による予知
できない動作を最小限におさえることができる効果があ
る。
ーバーフロー出力信号すなわちＣＰＵの異常検出と同時
にあらかじめ定めた出力ラッチデータを出力ポートに出
力できることによりマイクロコンピュータを使用した特
に高信頼性を要求されるシステムでは、マイクロコンピ
ュータが異常動作時にもシステムが安全サイドに動作す
るよう設計が可能となり、システムの暴走等による予知
できない動作を最小限におさえることができる効果があ
る。
第１図は本発明のマイクロコンピュータの一実施例を示
すブロック図である。 ■・・・・・・ウォッチドッグタイマ、２・・・・・・
内部クロックｆｃＬｘ、３・・・・・・オーバーフロー
信号（ウォッチドッグタイマ出力）、４・・・・・・ク
リア信号、５・・・・・・データラ、子回路、６・・・
・・・内部バス、７・・・・・・出力ラッチＢ、８・・
・・・・ポート書き込み信号Ｂ、９・・・・・・出力ラ
ッチＡ、ＩＯ・・・・・・ポート書き込み信号Ａ、１１
・・・・・・出力セレクタ、１２・・・・・・出力バッ
ファ、１３・・・・・・ポート出力。 代理人 弁理士 内 原 晋
すブロック図である。 ■・・・・・・ウォッチドッグタイマ、２・・・・・・
内部クロックｆｃＬｘ、３・・・・・・オーバーフロー
信号（ウォッチドッグタイマ出力）、４・・・・・・ク
リア信号、５・・・・・・データラ、子回路、６・・・
・・・内部バス、７・・・・・・出力ラッチＢ、８・・
・・・・ポート書き込み信号Ｂ、９・・・・・・出力ラ
ッチＡ、ＩＯ・・・・・・ポート書き込み信号Ａ、１１
・・・・・・出力セレクタ、１２・・・・・・出力バッ
ファ、１３・・・・・・ポート出力。 代理人 弁理士 内 原 晋
Claims (1)
- ウォッチドッグタイマ機能を有し、出力ポート機能とし
て転送命令により出力ラッチとアキュームレータとの間
でデータのやりとりが行なえ、一度出力ラッチに書き込
まれたデータが次にポートを操作する命令が実行される
まで保持される出力ポートとを有するマイクロコンピュ
ータにおいて、ウォッチドッグタイマの出力信号により
あらかじめ定められた出力ラッチデータを出力できるこ
とを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203613A JPH0251748A (ja) | 1988-08-15 | 1988-08-15 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203613A JPH0251748A (ja) | 1988-08-15 | 1988-08-15 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0251748A true JPH0251748A (ja) | 1990-02-21 |
Family
ID=16476943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63203613A Pending JPH0251748A (ja) | 1988-08-15 | 1988-08-15 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0251748A (ja) |
-
1988
- 1988-08-15 JP JP63203613A patent/JPH0251748A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3566368A (en) | Delta clock and interrupt logic | |
| US5541943A (en) | Watchdog timer lock-up prevention circuit | |
| US7890800B2 (en) | Method, operating system and computing hardware for running a computer program | |
| CN101174135B (zh) | 输入输出控制装置及方法、信息控制装置及方法 | |
| JPH0251748A (ja) | マイクロコンピュータ | |
| JP2998804B2 (ja) | マルチマイクロプロセッサシステム | |
| JPS603755A (ja) | 出力ポ−ト回路 | |
| JP3724034B2 (ja) | 生産設備用制御回路 | |
| JPH0395636A (ja) | フェイルセーフ回路の診断方式 | |
| JPH0273451A (ja) | 制御装置 | |
| JPS6362776B2 (ja) | ||
| JPH02281343A (ja) | Ｃｐｕ動作の監視方式 | |
| JPH01310422A (ja) | マイクロコンピュータのリセット回路 | |
| JPH0430245A (ja) | マルチプロセッサ制御方式 | |
| JPH0612294A (ja) | 監視装置 | |
| JPS6318229B2 (ja) | ||
| JP2985188B2 (ja) | 二重化計算機システム | |
| JPS59221702A (ja) | デジタル式制御装置 | |
| JPS59148961A (ja) | プロセツサの動作監視方式 | |
| JPH06250864A (ja) | プログラマブルコントローラの誤出力防止方法 | |
| JPS61145617A (ja) | 電源切断回路 | |
| JPH05233576A (ja) | 二重システム | |
| JPH01124035A (ja) | 出力データ制御装置 | |
| JPH0540510A (ja) | 制御装置 | |
| KR19990008906U (ko) | 워치독 타이머의 출력 제어 장치 |