JPH0344735A

JPH0344735A - 設定値以上デコーダ回路

Info

Publication number: JPH0344735A
Application number: JP18100189A
Authority: JP
Inventors: Masahiko Naruse; 成瀬　正彦; Kenji Harada; 健司原田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-07-12
Filing date: 1989-07-12
Publication date: 1991-02-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕人力信号と設定値との比較を行い、入力信号が設定値以
上になると、出力を発生する設定値以上デコーダ回路に
関し、構成が小型、小規模で信頼性の高く、且つ設定値の設定
変更を簡単に行うことのできる設定値以上デコーダ回路
を提供することを目的とし、設定値と入力信号との減算
を行う演算手段と、演算手段の減算結果が「０」である
ことを検出する「０」検出手段と、演算手段の減算結果
が「Ｏ」以上のときに発生するキャリィＣと、「０」検
出手段の出力との論理和をとる論理和手段とを備え構成
する。

（産業上の利用分野）本発明は、人力信号と設定値との比較を行い、入力信号
が設定値以上になると、出力を発生する設定値以上デコ
ーダ回路に関する。

第３図は設定値以上デコーダ回路を説明する図を示す。

設定値以上デコーダ回路はディジタル伝送装置等に広く
使用されている回路であり、例えばエラー情報を８ビツ
トのパラレルデータＢＯ−８７として受信したとき、８
ビツトのエラー情報の中で、ｌの数が設定値Ａ以上にな
ったときに、出力をｒｌＪとする回路である。

第３図において、ＣＫはクロック信号であり、クロック
信号ＣＫに同期して、８ビツトのパラレルデータのエラ
ー情報が入力されている。

８ビツトの中の「１」の数は図中に示すように、３．３
．２．５、・・・のとき、設定値を「３」とすれば、３
以上のときに、出力を「１」とするものである。

このような、設定値以上デコーダ回路は広く使用されて
いる回路であり、構成が小型、小規模で信頼度が高く、
且つ設定値の変更を簡単に行いうることか要求されてい
る。

〔従来の技術〕

第４図は従来例を説明するブロック図を示す。

第４図の構成は、それぞれの設定値に対応するＮ個のデ
コーダ４０〜４Ｎと、Ｎ個のデコーダの出力を選択して出力するセレクタ５０
より構成されている。

Ｎ個のデコーダ４０〜４Ｎは、それぞれ人力された「１
」の数が、「０」、「ｌ」、「２」、・・・「Ｎ」個の
ときに出力「ｌ」を発生する回路であり、設定値に応し
て、セレクタ５０で、デコーダ４０〜４Ｎの出力のいず
れかを選択して出力する。

したがって、設定値以上のデコードを行うときには、設
定値をＡとすると、デコーダ回路４Ａ〜４Ｎの出力の論
理和をとることが必要である。

〔発明が解決しようとする課題〕

上述の従来例においては、設定値の種類が増えると、そ
れに応じてデコーダの数量が増加し、さらに設定値以上
のデコードを行うときには、設定値以上のデコーダ回路
の出力の論理和をとることが必要であり、回路が複雑に
なりハードウェア量がさらに増加することになる。

また、設定値の変更を行うときには、ハードウェアの組
み合わせの変更となり、煩雑な作業を必要とすることに
なる。

本発明は、構成が小型、小規模で信頼性の高く、且つ設
定値の設定変更を簡単に行うことのできる設定値以上デ
コーダ回路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中のｌＯは、設定
値と人力信号との減算を行う演算手段であり、２０は、演算手段１０の減算結果が「０」であることを
検出する「０」検出手段であり、３０は、演算手段１０
の減算結果が「０」以上のときに発生するキャリィＣと
、「０」検出手段２０の出力との論理和をとる論理和手
段であり、かかる手段を具備することにより本課題を解
決するための手段とする。

〔作　用〕

演算手段１０に、設定値Ａを設定する。この状態で入力
信号りが入力されると、演算手段１０は”設定値Ａ”−
９人力信号Ｄ”の演算を行い、演算結果Ｑを出力すると
ともに、演算結果が「０」以上のときにキャリィＣを発
生させる。

演算手段１０の出力Ｑが「０」であるか否かの判断を「
０」検出手段２０にて行い、「０」のときには「１」を
出力する。

論理和手段３０により、演算手段１０のキャリィＣと、
「０」検出手段２０の出力の論理和をとることにより、
設定値以上のデコードが可能となる。

〔実施例〕

以下本発明の要旨を第２図に示す実施例により具体的に
説明する。

第２図は本発明の詳細な説明する図である。

第２図に示す本発明の実施例は、第１図で説明した演算
手段１０として、４ビツトの全加算器１１と人力信号を
反転するインバータＩＮＶ１２、「Ｏ」検出手段２０と
して、４人力の否定論理和回路（以下ＮＯＲ回路と称す
る）２１、論理和手段３０として、全加算器１１キヤリ
イＣを反転するインバータ（以下ｆＮＶと称する）３１
と、ＩＮＶ３１の出力とＮＯＲ回路２１の論理和をとる
論理和回路（以下ＯＲ回路と称する）３２から構成され
ている。

上述の回路の動作は、例えば、設定値を１１（１０進法
）とする。

第２図の中の設定値Ｏ〜３は設定値を設定する４ビツト
の入力端子であり、設定値が１１であるので、設定値０
〜３に「（，１、Ｏ１■」が設定される。

入力信号Ｏ〜３は、入力信号を入力する４ビツトの入力
端子であり、ＱＯ〜Ｑ３は減算結果が出力される、４ビ
ツトの出力端子である。

全加算器１１は、制御端子ＣＩに「０」を入力すると、
加算回路として動作し、「１」を人力すると減算回路と
して動作する。ここでは、減算回路として使用するので
、「１」を入力しておく。

ここで、入力信号が９とすると、減算結果は２であり、
キャリィＣは「１」となり、キャリィＣの１１」はＩＮ
Ｖ３１に入力され、反転されて出力はｒ□、となり、Ｏ
Ｒ回路３２の１つの入力端子に人力される。

一方、ＮＯＲ回路２１の入力は２であるので、出力は「
Ｏ」であり、この「Ｏ」がＯＲ回路３２の他方の端子に
入力され、先のＩＮＶ３１の出力との論理和をとり、出
力はｒ□、となる。

入力信号が設定値と同じ１１のときには、「Ｏ」検出回
路２１の４ビツトの出力ＱＯ−Ｑ３が、すべて「０」と
なり、４ビツトの「Ｏ」がＮＯＲ回路２１に入力され、
出力「１」が発生する。

このときの、全加算器１１のキャリィＣは「１１であり
、ＩＮＶ３１を通過することにより「ｏ」となり、論理
和回路３２で、「０」検出回路の出力「１」と、ＩＮＶ
３１の出力「０」との論理和をとることにより「１」を
出力する。

人力信号を１４とすると、全加算器１１での減算結果は
−３となり、キャリィＣは「０」が出力される。このキ
ャリィＣの「Ｏ」はＩＮＶ３１により反転されｒｌ、と
なり、ＯＲ回路３２に人力されるので、出力信号には「
１」が出力される。

以上のように構成することにより、例えば、４ビツトの
設定値以上デコーダのときには、第４図で説明した従来
例に比較して、回路規模を、約１／１０以下に削減する
ことが可能となる。

〔発明の効果〕

以上のような本発明によれば、設定値以上のデコードを
、簡単な回路で構成でき、小型、小規模で信頼度が高く
、さらに設定値の変更も簡単に行うことがでる設定値以
上デコーダ回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２圓は
本発明の詳細な説明する図、第３図は設定値以上デコーダ回路を説明する図、第４図
は従来例を説明する図、をそれぞれ示す。図において、１０は演算手段、１１は全加算器、１２．３１はインバータ、２０は「０」検出手段、２１はＮＯＲ回路、３０は論理和手段、３２はＯＲ回路、４０〜４Ｎはデコーダ、５０はセレクタ、本発明の詳細な説明するブロック図第１図本発明の実施例を説明する図設定値以上デコーダ回路を説明する図第３図従来例を説明する図第４図

Claims

【特許請求の範囲】入力信号と設定値との比較を行い、入力信号が設定値以
上のときに、出力を発生する設定値以上デコーダ回路で
あって、設定値と入力信号との減算を行う演算手段（１０）と、前記演算手段（１０）の減算結果が「０」であることを
検出する「０」検出手段（２０）と、前記演算手段（１
０）の減算結果が「０」以上のときに発生するキャリィ
Ｃと、前記「０」検出手段（２０）の出力との論理和を
とる論理和手段（３０）とを備えたことを特徴とする設
定値以上デコーダ回路。