JPH05257643A - ２進法の補数器 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 簡単な構成により、必ず負から正への変換の
関係が維持される補数器を得る。 【構成】 ｎビットのデータ入力端子をインバータを介
して加算器１４のｎビットの一方に結合し、加算器１４
のｎビットの他方の入力端子のうち、最小桁の入力端子
ＣＯにナンド回路１５の出力側を結合し、残りの入力を
接地し、ナンド回路１５入力端子のうち最大桁の入力端
子Ｅ３をｎビットのデータの最大桁Ａ３に結合し、その
他の端子をそれぞれ最大桁以外のインバータの出力側に
順次結合し、加算器１４のｎビットの出力端子から補数
を得るものである。例えば４ビット入力データとして負
の最大値１、０、０、０が入力すると、インバータで反
転されて加算器へのデータ入力が、０、１、１、１とな
り１、０、０、０の入力に対し、出力が０、１、１、１
となって、負から正への変換がなされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータなどの計
算で負の数を得るために用いられる２進法の補数器に関
するものである。

【０００２】

【従来の技術】従来、２進法の補数器を加算器で構成す
ると、図３に示すようになる。すなわち、ｎビットのデ
ータ入力端子Ａ０，Ａ１，Ａ２，Ａ３から入力したディ
ジタル信号をインバータ１０、１１、１２、１３で反転
して加算器１４の一方の入力端子Ｂ０，Ｂ１，Ｂ２，Ｂ
３に入力する。この加算器１４には、他方の入力端子Ｃ
０，Ｃ１，Ｃ２，Ｃ３から常時１が加えられる。する
と、出力端子Ｄ０，Ｄ１，Ｄ２，Ｄ３には、入力した数
の補数が得られる。

【０００３】具体的には、図４において、Ａ０，Ａ１，
Ａ２，Ａ３に入力したデータが、０、０、０、１とする
と、インバータ１０、１１、１２、１３で反転されて、
Ｂ０，Ｂ１，Ｂ２，Ｂ３への入力が、１、１、１、０と
なる。他方のＣ０，Ｃ１，Ｃ２，Ｃ３への入力は、常時
０、０、０、１であるから、この１が加えられて、Ｄ
０，Ｄ１，Ｄ２，Ｄ３からの出力として、入力の補数の
１、１、１、１が得られる。同様に、Ａ０，Ａ１，Ａ
２，Ａ３が、０、１、１、１のとき、Ｄ０，Ｄ１，Ｄ
２，Ｄ３は、補数１、０、０、１が得られる。その他の
場合も同様である。

【０００４】

【発明が解決しようとする課題】ところが、この従来の
補数器では、Ａ０，Ａ１，Ａ２，Ａ３に負の最大値１、
０、０、０が入力すると、Ｂ０，Ｂ１，Ｂ２，Ｂ３が、
０、１、１、１となり、Ｃ０，Ｃ１，Ｃ２，Ｃ３は、常
時０、０、０、１であるから、この１が加えられて、Ｄ
０，Ｄ１，Ｄ２，Ｄ３には、１、０、０、０が得られ
る。このように、１、０、０、０の入力に対し、出力も
１、０、０、０となって、負から負への変換の関係にな
るという問題があった。

【０００５】本発明は、簡単な構成により、必ず負から
正への変換の関係が維持されるものを得ることを目的と
するものである。

【０００６】

【課題を解決するための手段】本発明は、ｎビットのデ
ータ入力端子をそれぞれインバータを介して加算器１４
のｎビットの一方の入力端子に結合し、この加算器１４
のｎビットの他方の入力端子のうち、最小桁の入力端子
にナンド回路１５の出力側を結合し、残りの入力端子を
接地し、前記ナンド回路１５入力端子のうち最大桁の入
力端子を前記ｎビットのデータ入力端子の最大桁に結合
し、その他の入力端子をそれぞれ最大桁以外の前記イン
バータの出力側に順次結合し、前記加算器１４のｎビッ
トの出力端子から補数を得るようにしたことを特徴とす
る２進法の補数器である。

【０００７】

【作用】ｎビット（例えば４ビット）の入力データが、
０、０、０、１とすると、インバータで反転されて加算
器へのデータ入力が、１、１、１、０となる。また、ナ
ンド回路１５の入力が、０、１、１、０である。ここ
で、ナンド回路１５の出力は、このナンド回路１５への
入力が、１、１、１、１のとき０となる以外は、すべて
１であるから加算器の他方の入力の最小桁は１である。
そのため、加算器の他方の入力は、０、０、０、１とな
って、この１が加えられて、加算器の出力として入力の
補数の１、１、１、１が得られる。同様に、入力データ
が、０、１、１、１のとき、出力として補数１、０、
０、１が得られる。その他の場合も同様である。

【０００８】つぎに、入力データとして負の最大値１、
０、０、０が入力すると、インバータで反転されて加算
器へのデータ入力が、０、１、１、１となる。また、ナ
ンド回路１５への入力が、１、１、１、１である。ここ
で、ナンド回路１５の出力は、その入力が、１、１、
１、１のときのみ０となるから、加算器の他方の入力
は、０、０、０、０となって、加算器の出力として、加
算器へのデータ入力の０、１、１、１がそのまま得られ
る。このようにして、１、０、０、０の入力に対し、出
力が０、１、１、１となって、負から正への変換がなさ
れる。

【０００９】

【実施例】以下、本発明の一実施例を説明する。図１に
おいて、ｎビット（例えば４ビット）のデータ入力端子
Ａ０，Ａ１，Ａ２，Ａ３をインバータ１０、１１、１
２、１３を介して加算器１４の一方の入力端子Ｂ０，Ｂ
１，Ｂ２，Ｂ３に結合する。この加算器１４には、他方
の入力端子Ｃ０，Ｃ１，Ｃ２，Ｃ３が設けられ、このう
ち、Ｃ１，Ｃ２，Ｃ３は、接地されている。残りの最小
桁の入力端子Ｃ０には、ナンド回路１５が結合されてお
り、このナンド回路１５の入力端子Ｅ０，Ｅ１，Ｅ２，
Ｅ３のうち、Ｅ０，Ｅ１，Ｅ２は、それぞれ前記インバ
ータ１０、１１、１２の出力側に結合され、最大桁の入
力端子Ｅ３のみ、前記データ入力端子の最大桁Ａ３に直
接結合されている。Ｄ０，Ｄ１，Ｄ２，Ｄ３は、出力端
子である。

【００１０】以上のような構成における作用を図２に基
づき説明する。データ入力端子Ａ０，Ａ１，Ａ２，Ａ３
に入力したデータが、０、０、０、１とすると、インバ
ータ１０、１１、１２、１３で反転されて、加算器１４
の一方の入力端子Ｂ０，Ｂ１，Ｂ２，Ｂ３の入力が、
１、１、１、０となる。また、ナンド回路１５の入力端
子Ｅ０，Ｅ１，Ｅ２，Ｅ３は、データ入力端子Ａ０が
０、インバータ１０、１１、１２の出力が１、１、０で
あるから、全体として、０、１、１、０となる。ここ
で、ナンド回路１５の出力、すなわち、Ｃ０は、ナンド
回路１５の入力Ｅ０，Ｅ１，Ｅ２，Ｅ３が、１、１、
１、１のとき０となる以外は、すべて１であるからＣ０
は１である。そのため、加算器１４の他方の入力端子Ｃ
０，Ｃ１，Ｃ２，Ｃ３は、０、０、０、１となって、こ
の１が加えられて、出力端子Ｄ０，Ｄ１，Ｄ２，Ｄ３に
は、入力の補数の１、１、１、１が得られる。同様に、
データ入力端子Ａ０，Ａ１，Ａ２，Ａ３が、０、１、
１、１のとき、出力端子Ｄ０，Ｄ１，Ｄ２，Ｄ３には、
補数１、０、０、１が得られる。その他の場合も同様で
ある。

【００１１】つぎに、データ入力端子Ａ０，Ａ１，Ａ
２，Ａ３に負の最大値１、０、０、０が入力すると、加
算器１４の一方の入力端子Ｂ０，Ｂ１，Ｂ２，Ｂ３が、
０、１、１、１となる。また、ナンド回路１５の入力端
子Ｅ０，Ｅ１，Ｅ２，Ｅ３が、１、１、１、１である。
ここで、ナンド回路１５の出力、すなわち、Ｃ０は、Ｅ
０，Ｅ１，Ｅ２，Ｅ３が、１、１、１、１のときのみ０
となるから、加算器１４の他方の入力端子Ｃ０，Ｃ１，
Ｃ２，Ｃ３は、０、０、０、０となって、出力端子Ｄ
０，Ｄ１，Ｄ２，Ｄ３には、加算器１４の一方の入力端
子Ｂ０，Ｂ１，Ｂ２，Ｂ３への入力データ０、１、１、
１がそのまま得られる。このようにして、１、０、０、
０の入力に対し、出力が０、１、１、１となって、負か
ら正への変換がなされる。

【００１２】前記実施例では、４ビットを例にして説明
したが、これに限られるものではなく、ｎビットの場合
に適用できる。

【００１３】

【発明の効果】本発明は、ｎビットのデータ入力端子を
それぞれインバータを介して加算器１４のｎビットの一
方の入力端子に結合し、この加算器１４のｎビットの他
方の入力端子のうち、最小桁の入力端子にナンド回路１
５の出力側を結合し、残りの入力端子を接地し、前記ナ
ンド回路１５入力端子のうち最大桁の入力端子を前記ｎ
ビットのデータ入力端子の最大桁に結合し、その他の入
力端子をそれぞれ最大桁以外の前記インバータの出力側
に順次結合し、前記加算器１４のｎビットの出力端子か
ら補数を得るようにしたので、負の最大値が入力して
も、負から負への変換の関係になるということがなく、
必ず負から正への変換の関係が維持されるものである。

【図面の簡単な説明】

【図１】本発明による２進法の補数器の一実施例を示す
ブロック図である。

【図２】本発明による２進法の補数変換の説明図であ
る。

【図３】従来の２進法の補数器のブロック図である。

【図４】従来の２進法の補数変換の説明図である。

【符号の説明】

１０、１１、１２、１３…インバータ、１４…加算器、
１５…ナンド回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ｎビットのデータ入力端子をそれぞれイ
   ンバータを介して加算器１４のｎビットの一方の入力端
   子に結合し、この加算器１４のｎビットの他方の入力端
   子のうち、最小桁の入力端子にナンド回路１５の出力側
   を結合し、残りの入力端子を接地し、前記ナンド回路１
   ５入力端子のうち最大桁の入力端子を前記ｎビットのデ
   ータ入力端子の最大桁に結合し、その他の入力端子をそ
   れぞれ最大桁以外の前記インバータの出力側に順次結合
   し、前記加算器１４のｎビットの出力端子から補数を得
   るようにしたことを特徴とする２進法の補数器。