JPH01276227A - ディジタル四捨五入回路 - Google Patents
ディジタル四捨五入回路Info
- Publication number
- JPH01276227A JPH01276227A JP63103993A JP10399388A JPH01276227A JP H01276227 A JPH01276227 A JP H01276227A JP 63103993 A JP63103993 A JP 63103993A JP 10399388 A JP10399388 A JP 10399388A JP H01276227 A JPH01276227 A JP H01276227A
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- JP
- Japan
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- circuit
- decimal
- data
- bit
- rounding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、整数部と小数部からなるディジタル・デー
タの小数部を四捨五入して整数部のみからなるデータを
作成するディジタル四捨五入回路に関する。
タの小数部を四捨五入して整数部のみからなるデータを
作成するディジタル四捨五入回路に関する。
従来の技術
ディジタル・データの四則演算を行なう回路において、
ビット幅が制限される場合には、小数部をなくシ、整数
部のみのデータが要求されることが多い。このとき単に
小数部を捨てると、データが正の数の場合には小数部を
切り捨てした値となり、負の数の場合には小数部を切り
上げした値となる。この丸め誤差を少なくシ、精度を上
げるためには四捨五入回路が必要である。
ビット幅が制限される場合には、小数部をなくシ、整数
部のみのデータが要求されることが多い。このとき単に
小数部を捨てると、データが正の数の場合には小数部を
切り捨てした値となり、負の数の場合には小数部を切り
上げした値となる。この丸め誤差を少なくシ、精度を上
げるためには四捨五入回路が必要である。
第４図は従来の四捨五入回路を示すものである。この回
路において、レジスタ等のデータ保持回路１１に整数部
と小数部とからなる２進ディジタル・データがラッチさ
れている。このデータの整数部の最上位桁ビット（ＭＳ
Ｂ）はＮＯＴ回路（インバータ）２１を経てＡＮＤ回路
２２の一方の入力端子に、データの小数部の小数第１位
のビットはＡＮＤ回路２２の他方の入力端子にそれぞれ
与えられている。また整数部の全ビットは加算回路２３
に与えられ、ＡＮＤ回路２２の出力が加算回路２３にお
いて整数部の最下位桁ビット（Ｌ Ｓ Ｂ）に加算され
る。この四捨五入回路では、データの整数部のＭＳＢが
０でかつ小数部の小数第１位が１のときに、データの整
数部のＬＳＢに１を加えて四捨五入が行なわれる。
路において、レジスタ等のデータ保持回路１１に整数部
と小数部とからなる２進ディジタル・データがラッチさ
れている。このデータの整数部の最上位桁ビット（ＭＳ
Ｂ）はＮＯＴ回路（インバータ）２１を経てＡＮＤ回路
２２の一方の入力端子に、データの小数部の小数第１位
のビットはＡＮＤ回路２２の他方の入力端子にそれぞれ
与えられている。また整数部の全ビットは加算回路２３
に与えられ、ＡＮＤ回路２２の出力が加算回路２３にお
いて整数部の最下位桁ビット（Ｌ Ｓ Ｂ）に加算され
る。この四捨五入回路では、データの整数部のＭＳＢが
０でかつ小数部の小数第１位が１のときに、データの整
数部のＬＳＢに１を加えて四捨五入が行なわれる。
発明が解決しようとする課題
ディジタル・データが正の数のときには整数部のＭ Ｓ
Ｂは０であり、負の数のときには整数部のＭＳＢは１
である。したがって、第４図に示す回路は、ディジタル
・データが正の数のときには小数部が何ビットあっても
対応できるが、負の数のときには小数部が１ビツトのと
きのみにしか対応できない。
Ｂは０であり、負の数のときには整数部のＭＳＢは１
である。したがって、第４図に示す回路は、ディジタル
・データが正の数のときには小数部が何ビットあっても
対応できるが、負の数のときには小数部が１ビツトのと
きのみにしか対応できない。
ディジタル・データには正の数と負の数があり、負の数
は正の数の２の補数であるので、正の数を四捨五入する
回路と負の数を四捨五入する回路とでは構成が自ずと違
ってくる。
は正の数の２の補数であるので、正の数を四捨五入する
回路と負の数を四捨五入する回路とでは構成が自ずと違
ってくる。
この発明はディジタル・データが負の数を表わす場合に
小数部が２ビツト以上であっても対応できる四捨五入回
路を提供する。
小数部が２ビツト以上であっても対応できる四捨五入回
路を提供する。
この発明はまた。ディジタル・データが正の数を表わす
場合でも負の数を表わす場合でも、しかも小数部が２ビ
ツト以上でも対応できる四捨五入回路を提供する。
場合でも負の数を表わす場合でも、しかも小数部が２ビ
ツト以上でも対応できる四捨五入回路を提供する。
課題を解決するための手段
第１の発明は、整数部と２桁以上の小数部とからなる負
の２進ディジタル・データの小数部を四捨五入して整数
部のみからなるデータを作成する回路であり、データの
小数部が１０進数表現で−０，５より大きいときに２進
数１を表わす信号を発生する論理回路と、データの整数
部の最下位桁ビット（Ｌ Ｂ Ｓ）に上記論理回路の出
力を加算する加算回路とを備えている。
の２進ディジタル・データの小数部を四捨五入して整数
部のみからなるデータを作成する回路であり、データの
小数部が１０進数表現で−０，５より大きいときに２進
数１を表わす信号を発生する論理回路と、データの整数
部の最下位桁ビット（Ｌ Ｂ Ｓ）に上記論理回路の出
力を加算する加算回路とを備えている。
第２の発明は、整数部と２桁以上の小数部とからなる２
進ディジタル・データの小数部を四捨五入して整数部の
みからなるデータを作成する回路であり、データの整数
部の最上位桁ビット（ＭＳＢ）信号とデータの小数部を
表わす信号とを入力とし、データの小数部が１０進数表
現で１０．５１より大きいときに２進数１を表わす信号
を発生する論理回路と、データの整数部の最下位桁ビッ
ト（ＬＢＳ）に上記論理回路の出力を加算する加算回路
とを備えている。
進ディジタル・データの小数部を四捨五入して整数部の
みからなるデータを作成する回路であり、データの整数
部の最上位桁ビット（ＭＳＢ）信号とデータの小数部を
表わす信号とを入力とし、データの小数部が１０進数表
現で１０．５１より大きいときに２進数１を表わす信号
を発生する論理回路と、データの整数部の最下位桁ビッ
ト（ＬＢＳ）に上記論理回路の出力を加算する加算回路
とを備えている。
作 用
第１の発明の四捨五入回路では、論理回路によりデータ
の小数部が−０，５より大きいか小さいかが判別され、
−０，５より大きい場合に加算回路においてデータの整
数部のＬＳＢに１を加えて四捨五入が行なわれる。
の小数部が−０，５より大きいか小さいかが判別され、
−０，５より大きい場合に加算回路においてデータの整
数部のＬＳＢに１を加えて四捨五入が行なわれる。
第２の発明の四捨五入回路では、論理回路によりデータ
の小数部が＋０．５１より大きいか小さいかが判別され
、１０．５１より大きい場合に加算回路においてデータ
の整数部のＬＳＢに１を加えて四捨五入が行なわれる。
の小数部が＋０．５１より大きいか小さいかが判別され
、１０．５１より大きい場合に加算回路においてデータ
の整数部のＬＳＢに１を加えて四捨五入が行なわれる。
実施例
第１図はディジタル・データが負の場合でかつデータの
小数部のビット数ｎが３ビツト以上（ｎ≧３）の場合に
適用される四捨五入回路を示している。
小数部のビット数ｎが３ビツト以上（ｎ≧３）の場合に
適用される四捨五入回路を示している。
レジスタ等のデータ保持回路１１に保持された２進ディ
ジタル・データの小数部のうち小数第２位以下のすべて
のビットがＯＲ回路１２に人力している。また、データ
の整数部の最上位桁（ＭＳＢ）のビットと、小数部の小
数第１位のビットと。
ジタル・データの小数部のうち小数第２位以下のすべて
のビットがＯＲ回路１２に人力している。また、データ
の整数部の最上位桁（ＭＳＢ）のビットと、小数部の小
数第１位のビットと。
ＯＲ回路［２の出力ビットとがＡＮＤ回路１３に与えら
れる。データの整数部の最下位桁（ＬＢＳ）（データの
ＬＢＳとは異なる）にＡＮＤ回路１３の出力ビットが加
算回路１４において加算される。
れる。データの整数部の最下位桁（ＬＢＳ）（データの
ＬＢＳとは異なる）にＡＮＤ回路１３の出力ビットが加
算回路１４において加算される。
データが負の数のときにはＭＳＢは１である。
また、データの小数部が１０進数表現で−０，５より大
きいときには小数第１位は１であり、かつ小数第２位以
下のいずれか少なくとも１つのビットは１である。この
ような場合に、ＡＮＤ回路１３の出力ビットが１となり
、これが整数部のＬＳＢに加算されて四捨五入が行なわ
れる。
きいときには小数第１位は１であり、かつ小数第２位以
下のいずれか少なくとも１つのビットは１である。この
ような場合に、ＡＮＤ回路１３の出力ビットが１となり
、これが整数部のＬＳＢに加算されて四捨五入が行なわ
れる。
レジスタ１１のデータが必ず負の数である場合には、整
数部のＭＳＢをＡＮＤ回路１３に与える必要はない。
数部のＭＳＢをＡＮＤ回路１３に与える必要はない。
第２図はデータの小数部が２ビツトのときに適用される
ものでＯＲ回路１２が省略されている。他の構成および
動作は第１図に示すものと同じである。
ものでＯＲ回路１２が省略されている。他の構成および
動作は第１図に示すものと同じである。
第３図はデータが正、負いずれの数を表わすものであっ
ても適用可能な四捨五入回路を示している。データの小
数部のビット数ｎは２以上（ｎ≧２）である。第１図に
示すものと同一物には同一符号を付して説明を省略し、
異なる点についてのみ述べる。
ても適用可能な四捨五入回路を示している。データの小
数部のビット数ｎは２以上（ｎ≧２）である。第１図に
示すものと同一物には同一符号を付して説明を省略し、
異なる点についてのみ述べる。
データの整数部のＭＳＢがＮＯＴ回路（インバータ）１
５で反転されてＯＲ回路１２の１つの入力として与えら
れている。上述のようにデータが正の数の場合にはＭＳ
Ｂは０であるからＮＯＴ回路１５の出力ビットは１とな
り、ＯＲ回路１２の出力ビットは必ず１となる。したが
って、小数第１位ビットが１であれば、ＡＮＤ回路１３
の出力ビットは１となり、整数部のＬＳＢに１が加算さ
れる。
５で反転されてＯＲ回路１２の１つの入力として与えら
れている。上述のようにデータが正の数の場合にはＭＳ
Ｂは０であるからＮＯＴ回路１５の出力ビットは１とな
り、ＯＲ回路１２の出力ビットは必ず１となる。したが
って、小数第１位ビットが１であれば、ＡＮＤ回路１３
の出力ビットは１となり、整数部のＬＳＢに１が加算さ
れる。
データが負の数の場合にはＭＳＢは１で。
ＮＯＴ回路１５の出力ビットは０となる。したがって、
小数部の小数第２位以下の少なくとも１ビツトが１であ
る場合にのみＯＲ回路１２の出力ビットが１となる。他
の動作は、第１図または第２図に示すものと同じである
。
小数部の小数第２位以下の少なくとも１ビツトが１であ
る場合にのみＯＲ回路１２の出力ビットが１となる。他
の動作は、第１図または第２図に示すものと同じである
。
第３図の四捨五入回路は、ＮＯＴ回路１５でデータが正
の数か負の数かを判定し、ＯＲ回路１２゜ＡＮＤ回路１
３および加算回路１４によって四捨五入を行なっている
。
の数か負の数かを判定し、ＯＲ回路１２゜ＡＮＤ回路１
３および加算回路１４によって四捨五入を行なっている
。
発明の効果
ディジタル信号処理では負の数も頻繁に使われる。第１
の発明によると、ディジタル・データが負の数を表わし
かつ小数部が何ビットであっても小数部の四捨五入が行
なわれるので、データの精度を高め、小数部のためのビ
ット幅をとることができない場合の丸め誤差を小さくす
ることができる。また、構成も比較的簡単である。
の発明によると、ディジタル・データが負の数を表わし
かつ小数部が何ビットであっても小数部の四捨五入が行
なわれるので、データの精度を高め、小数部のためのビ
ット幅をとることができない場合の丸め誤差を小さくす
ることができる。また、構成も比較的簡単である。
ディジタル信号処理において、入力データが正の数、負
の数どちらかに決まっている場合は少なく、正の数と負
の数が混在することが多い。また２人力データの小数部
のビット数もそのときに応じて異なり、２ビツト以上を
とることも多い。
の数どちらかに決まっている場合は少なく、正の数と負
の数が混在することが多い。また２人力データの小数部
のビット数もそのときに応じて異なり、２ビツト以上を
とることも多い。
第２の発明はこのような多種多様なデータに対応できる
四捨五入回路を提供している。そして、第１の発明と同
じように演算誤差を少なくして精度を高めるとともに、
構成も比較的簡素である。
四捨五入回路を提供している。そして、第１の発明と同
じように演算誤差を少なくして精度を高めるとともに、
構成も比較的簡素である。
また、第１．第２のいずれの発明においても四捨五入回
路は論理回路と加算回路で構成されている。この四捨五
入回路で四捨五入されてつくられたデータと他のデータ
の加減算を行なう場合には、四捨五入回路の内部の加算
回路を用い、この加算回路の一方の入力に上記の他のデ
ータを入れることによって、四捨五入データをつくると
同時に、他のデータとの加減算を行なうことができる。
路は論理回路と加算回路で構成されている。この四捨五
入回路で四捨五入されてつくられたデータと他のデータ
の加減算を行なう場合には、四捨五入回路の内部の加算
回路を用い、この加算回路の一方の入力に上記の他のデ
ータを入れることによって、四捨五入データをつくると
同時に、他のデータとの加減算を行なうことができる。
このようにすると全体の回路としては加算回路を共通化
することができるので、四捨五入するためのみに必要な
素子は論理回路部分だけとなり素子数を減らすことがで
きる。
することができるので、四捨五入するためのみに必要な
素子は論理回路部分だけとなり素子数を減らすことがで
きる。
第１図は、ディジタル・データが負の数でかつ小数部が
３ビツト以上の場合に適用される四捨五入回路を示す回
路図である。 第２図は、ディジタル・データが負の数でかつ小数部が
２ビツトの場合に適用される四捨五入回路を示す回路図
である。 第３図は、ディジタル・データが負の数であっても正の
数であっても適用可能であり、かつ小数部が２ビツト以
上のものに対応した四捨五入回路を示す回路図である。 第４図は従来の四捨五入回路を示す回路図である。 １１・・・データ保持回路、１２・・・ＯＲ回路。 １３・・・ＡＮＤ回路、１４・・・加算回路。 １５・・・ＮＯＴ回路。 以 上 第４図
３ビツト以上の場合に適用される四捨五入回路を示す回
路図である。 第２図は、ディジタル・データが負の数でかつ小数部が
２ビツトの場合に適用される四捨五入回路を示す回路図
である。 第３図は、ディジタル・データが負の数であっても正の
数であっても適用可能であり、かつ小数部が２ビツト以
上のものに対応した四捨五入回路を示す回路図である。 第４図は従来の四捨五入回路を示す回路図である。 １１・・・データ保持回路、１２・・・ＯＲ回路。 １３・・・ＡＮＤ回路、１４・・・加算回路。 １５・・・ＮＯＴ回路。 以 上 第４図
Claims (2)
- （１）整数部と２桁以上の小数部とからなる負の２進デ
ィジタル・データの小数部を四捨五入して整数部のみか
らなるデータを作成する回路であり、データの小数部が
１０進数表現で−０．５より大きいときに２進数１を表
わす信号を発生する論理回路と、データの整数部の最下
位桁ビットに上記論理回路の出力を加算する加算回路と
を備えたディジタル四捨五入回路。 - （２）整数部と２桁以上の小数部とからなる２進ディジ
タル・データの小数部を四捨五入して整数部のみからな
るデータを作成する回路であり、データの整数部の最上
位桁ビット信号とデータの小数部を表わす信号とを入力
とし、データの小数部が１０進数表現で｜０．５｜より
大きいときに２進数１を表わす信号を発生する論理回路
と、データの整数部の最下位桁ビットに上記論理回路の
出力を加算する加算回路とを備えたディジタル四捨五入
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103993A JPH01276227A (ja) | 1988-04-28 | 1988-04-28 | ディジタル四捨五入回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103993A JPH01276227A (ja) | 1988-04-28 | 1988-04-28 | ディジタル四捨五入回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01276227A true JPH01276227A (ja) | 1989-11-06 |
Family
ID=14368822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63103993A Pending JPH01276227A (ja) | 1988-04-28 | 1988-04-28 | ディジタル四捨五入回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01276227A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04117519A (ja) * | 1990-09-07 | 1992-04-17 | Mitsubishi Electric Corp | 丸め回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58184651A (ja) * | 1982-04-22 | 1983-10-28 | Mitsubishi Electric Corp | 計算機 |
-
1988
- 1988-04-28 JP JP63103993A patent/JPH01276227A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58184651A (ja) * | 1982-04-22 | 1983-10-28 | Mitsubishi Electric Corp | 計算機 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04117519A (ja) * | 1990-09-07 | 1992-04-17 | Mitsubishi Electric Corp | 丸め回路 |
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