JPH0377154A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH0377154A JPH0377154A JP1214329A JP21432989A JPH0377154A JP H0377154 A JPH0377154 A JP H0377154A JP 1214329 A JP1214329 A JP 1214329A JP 21432989 A JP21432989 A JP 21432989A JP H0377154 A JPH0377154 A JP H0377154A
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- Japan
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- data
- address
- memory
- startup
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサに関し、特に、アドレス
変換バッフｙ （Ｔ Ｌ Ｂ ： Ｔｒａｎｓｌａｔ
ｉｏｎ Ｌ。
変換バッフｙ （Ｔ Ｌ Ｂ ： Ｔｒａｎｓｌａｔ
ｉｏｎ Ｌ。
ｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ）やキャッシュメモリ
、タグメモリなどのバッファメモリを内蔵するマイクロ
プロセッサに関する。
、タグメモリなどのバッファメモリを内蔵するマイクロ
プロセッサに関する。
近年、微細化技術の進歩に伴って半導体集積回路は一段
と高速化する傾向にある。例えば、マイクロプロセッサ
では、マシン・サイクルを短縮化してきわめて高速クロ
ックでの動作が可能になってきた。
と高速化する傾向にある。例えば、マイクロプロセッサ
では、マシン・サイクルを短縮化してきわめて高速クロ
ックでの動作が可能になってきた。
その一方で、マイクロプロセッサに付属するメモリ系は
、応用システムの大規模化に伴ってますますその容量を
増大してきており、その結果、マイクロプロセッサから
見たときの相対アクセス時間が遅くなるといった不具合
を呈してきている。
、応用システムの大規模化に伴ってますますその容量を
増大してきており、その結果、マイクロプロセッサから
見たときの相対アクセス時間が遅くなるといった不具合
を呈してきている。
こうしたアクセス時間のギャップ緩和を一つの狙いとし
て、マイクロプロセッサにオンチップのバッファメモリ
（例えばＴＬＢやキャッシュメモリ、タグメモリ）を
搭載することが行われている。
て、マイクロプロセッサにオンチップのバッファメモリ
（例えばＴＬＢやキャッシュメモリ、タグメモリ）を
搭載することが行われている。
ここで、バッファメモリを代表してＴＬＢを説明する。
一般に、仮想記憶方式を採用するマイクロプロセッサで
は、論理アドレス（仮想アドレスともいう）から物理ア
ドレス（実アドレスともいう）へのアドレス変換を必要
とし、このための変換テーブルを主記憶上に用意してい
る。データのアクセス要求の都度この変換テーブルを参
照して仮想−実アドレス変換を行い、変換後の実アドレ
スを用いて必要なデータをアクセスする。
は、論理アドレス（仮想アドレスともいう）から物理ア
ドレス（実アドレスともいう）へのアドレス変換を必要
とし、このための変換テーブルを主記憶上に用意してい
る。データのアクセス要求の都度この変換テーブルを参
照して仮想−実アドレス変換を行い、変換後の実アドレ
スを用いて必要なデータをアクセスする。
しかし、いちいち変換テーブルを参照していたのでは、
データのアクセスに時間がかかってしまうことから、最
新の仮想−実アドレス対をオンチップ上に記憶（ＴＬＢ
内に記憶する）し、アクセス要求に際し、この仮想−実
アドレス対を参照して、アクセススピードの高速化を図
ることが行われている。
データのアクセスに時間がかかってしまうことから、最
新の仮想−実アドレス対をオンチップ上に記憶（ＴＬＢ
内に記憶する）し、アクセス要求に際し、この仮想−実
アドレス対を参照して、アクセススピードの高速化を図
ることが行われている。
ところで、従来のマイクロプロセッサにあっては、ＴＬ
Ｂ内の仮想−実アドレス対を参照することによりヒント
率の向上を図る構成となっていたため、例えば、システ
ムの立上げ時のようにＴＬＢの内容が空の場合には、Ｔ
ＬＢを参照できず、結局、主記憶上の変換テーブルによ
る仮想→実アドレス変換を行わなければならなかった。
Ｂ内の仮想−実アドレス対を参照することによりヒント
率の向上を図る構成となっていたため、例えば、システ
ムの立上げ時のようにＴＬＢの内容が空の場合には、Ｔ
ＬＢを参照できず、結局、主記憶上の変換テーブルによ
る仮想→実アドレス変換を行わなければならなかった。
したがって、立上げ時にお゛ける処理速度が遅くなると
いった問題点があった。
いった問題点があった。
なお、バッファメモリの他の例、例えばキャッシュメモ
リやタグメモリの場合にも、システム立上げ時には内容
が空であるから、主記憶をアクセスして、必要なデータ
を読み出す必要があり、同様な問題点が存在する。
リやタグメモリの場合にも、システム立上げ時には内容
が空であるから、主記憶をアクセスして、必要なデータ
を読み出す必要があり、同様な問題点が存在する。
［発明の目的］
本発明は、このような問題点に鑑みてなされたもので、
立上げ時のデータアクセススピード低下を回避して処理
速度を速めることを目的としている。
立上げ時のデータアクセススピード低下を回避して処理
速度を速めることを目的としている。
第１図は本発明の原理ブロック図であり、処理ユニット
で実行されるデータ若しくは該データを特定するための
アドレスデータを格納するバッファメモリを備えるマイ
クロプロセッサにおいて、前記処理ユニットを含むシス
テムの立上げを検出する立上げ検出手段と、立上げ検出
時に、システムの立上げに必要な所定のデータ群を外部
の記憶装置から読出す読出し手段と、同じく立上げ検出
時に、該読出されたデータを前記バッファメモリに書き
込む書込手段と、を備えて構成している。
で実行されるデータ若しくは該データを特定するための
アドレスデータを格納するバッファメモリを備えるマイ
クロプロセッサにおいて、前記処理ユニットを含むシス
テムの立上げを検出する立上げ検出手段と、立上げ検出
時に、システムの立上げに必要な所定のデータ群を外部
の記憶装置から読出す読出し手段と、同じく立上げ検出
時に、該読出されたデータを前記バッファメモリに書き
込む書込手段と、を備えて構成している。
〔作用］
本発明では、システムの起動時や応用プログラムの変更
時などのようにＩ Ｐ Ｌ （Ｉｎｉｔｉａｌ Ｐｒｏ
ｇｒａｍ Ｌｏａｄｉｎｇ）を要する状態（以下、立上
げという）が生起すると、立上げに必要なデータ群が外
部記憶装置から読出され、そして、読出されたデータ群
がバッファメモリに書き込まれる。したがって、立ち上
げの直後から、バッファメモリ内のデータを参照し若し
くはこのデータを用いて処理を行うことができ、立上げ
時における主記憶へのデータアクセススピード低下を回
避して、処理速度の向上を図ることができる。
時などのようにＩ Ｐ Ｌ （Ｉｎｉｔｉａｌ Ｐｒｏ
ｇｒａｍ Ｌｏａｄｉｎｇ）を要する状態（以下、立上
げという）が生起すると、立上げに必要なデータ群が外
部記憶装置から読出され、そして、読出されたデータ群
がバッファメモリに書き込まれる。したがって、立ち上
げの直後から、バッファメモリ内のデータを参照し若し
くはこのデータを用いて処理を行うことができ、立上げ
時における主記憶へのデータアクセススピード低下を回
避して、処理速度の向上を図ることができる。
以下、本発明を図面に基づいて説明する。
第２図は本発明に係るマイクロプロセッサの一実施例を
示す図であり、ＴＬＢを備えるマイクロプロセッサに適
用した例である。
示す図であり、ＴＬＢを備えるマイクロプロセッサに適
用した例である。
第２図において、１は与えられたデータを処理する処理
ユニット、２は処理ユニット１からの指示を受けて後述
の記憶装置をアクセスしたり、記憶装置上の変換テーブ
ルを読み出してアドレス変換（仮想−実アドレス変換）
したりするメモリ制御ユニット（いわゆるＭ Ｍ Ｕ
： Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎ＋ｔ）
、３はバッツァメモリとしてのアドレス変換バッファ
すなわちＴ Ｌ Ｂ （Ｔｒａｎｓｌａｔｉｏｎ Ｌｏ
ｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ）であり、仮想アドレ
ス→実アドレス対（以下、単に、アドレス対ということ
もある）を記憶するものである。また、４は立上げ検知
信号ＳＳＴが入力すると、以下の操作、すなわち、■メ
モリ制御ユニット２に対して動作抑制信号３．４を出力
し、メモリ制御ユニット２の通常動作を停止させる操作
、■外部データバス線ＤＢ、や外部アドレスバスＩＡＢ
、上のデータを、スレーブ用のデータバス線ＤＢ２やス
レーブ用のアドレスバス線ＡＢ２を介してアドレス変換
バッファ３に書き込む操作、を行うスレーブ制御ユニッ
ト（書込手段）である。
ユニット、２は処理ユニット１からの指示を受けて後述
の記憶装置をアクセスしたり、記憶装置上の変換テーブ
ルを読み出してアドレス変換（仮想−実アドレス変換）
したりするメモリ制御ユニット（いわゆるＭ Ｍ Ｕ
： Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎ＋ｔ）
、３はバッツァメモリとしてのアドレス変換バッファ
すなわちＴ Ｌ Ｂ （Ｔｒａｎｓｌａｔｉｏｎ Ｌｏ
ｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ）であり、仮想アドレ
ス→実アドレス対（以下、単に、アドレス対ということ
もある）を記憶するものである。また、４は立上げ検知
信号ＳＳＴが入力すると、以下の操作、すなわち、■メ
モリ制御ユニット２に対して動作抑制信号３．４を出力
し、メモリ制御ユニット２の通常動作を停止させる操作
、■外部データバス線ＤＢ、や外部アドレスバスＩＡＢ
、上のデータを、スレーブ用のデータバス線ＤＢ２やス
レーブ用のアドレスバス線ＡＢ２を介してアドレス変換
バッファ３に書き込む操作、を行うスレーブ制御ユニッ
ト（書込手段）である。
一方、５は立上げ検出手段および読出し手段を兼ねる立
上げ検出回路であり、立上げ検出回路５は、上記各ユニ
ットを含むシステムの動作状況をモニタし、例えば（ｉ
）電源の投入、（ｉｉ）システムリセット、または、（
ｉｉｉ ）応用プログラムの変更などのいわゆるシステ
ム立上げ状態を検出し、検出時に、立上げ検知信号Ｓ、
アを出力するとともに、次に述べる記憶装置内の所定の
データ群をアクセスするためのアドレス信号ＡＤＲ３を
生成して出力する。
上げ検出回路であり、立上げ検出回路５は、上記各ユニ
ットを含むシステムの動作状況をモニタし、例えば（ｉ
）電源の投入、（ｉｉ）システムリセット、または、（
ｉｉｉ ）応用プログラムの変更などのいわゆるシステ
ム立上げ状態を検出し、検出時に、立上げ検知信号Ｓ、
アを出力するとともに、次に述べる記憶装置内の所定の
データ群をアクセスするためのアドレス信号ＡＤＲ３を
生成して出力する。
６は外部記憶装置としての記憶装置であり、記憶装置６
には、仮想−実アドレス変換に用いる変換テーブル（Ｔ
）やデータ群（Ａ）（Ｂ）などが格納されている。デー
タ群Ａは、立上げ直後に実行される例えばイニシャルプ
ログラムであり、また、データ群Ｂは、このイニシャル
プログラムをロードするのに必要な仮想→実アドレス対
のファイルである。
には、仮想−実アドレス変換に用いる変換テーブル（Ｔ
）やデータ群（Ａ）（Ｂ）などが格納されている。デー
タ群Ａは、立上げ直後に実行される例えばイニシャルプ
ログラムであり、また、データ群Ｂは、このイニシャル
プログラムをロードするのに必要な仮想→実アドレス対
のファイルである。
なお、第２図中の各信号線について説明すると、Ｃ１は
内部制御信号線、ＤＢ３は内部データバス線、Ａ Ｄ
２は内部アドレスバス線、Ｃ２はバッファ制御信号線、
ＤＢ、はバッファ用のデータバス線、Ａ、 Ｄ ａはバ
ッファ用のアドレスバス線、Ｃ３はスレーブ制御信号線
、Ｃ４は外部制御信号線である。
内部制御信号線、ＤＢ３は内部データバス線、Ａ Ｄ
２は内部アドレスバス線、Ｃ２はバッファ制御信号線、
ＤＢ、はバッファ用のデータバス線、Ａ、 Ｄ ａはバ
ッファ用のアドレスバス線、Ｃ３はスレーブ制御信号線
、Ｃ４は外部制御信号線である。
次に、作用を説明する。
まず、通常動作時について説明すると、処理ユニットｌ
に与えるデータのアドレス（実アドレス）は、アドレス
変換バッファ３内のアドレス対を参照することによって
得られる。そして、得られた実アドレスを用いて記憶装
置６から必要なデータを読出し、処理ユニット１に与え
て所定の処理を実行する。アドレス変換バッファ３でヒ
ツトが続く限り、記憶装置６内の変換テーブルを用いる
必要がないので、アクセススピードを高めることができ
、処理速度を向上することができる。なお、アドレス変
換バッファ３でヒツトしなかった場合には、マイクロ割
込み等によりＴＬＢの入れ替えを行う。
に与えるデータのアドレス（実アドレス）は、アドレス
変換バッファ３内のアドレス対を参照することによって
得られる。そして、得られた実アドレスを用いて記憶装
置６から必要なデータを読出し、処理ユニット１に与え
て所定の処理を実行する。アドレス変換バッファ３でヒ
ツトが続く限り、記憶装置６内の変換テーブルを用いる
必要がないので、アクセススピードを高めることができ
、処理速度を向上することができる。なお、アドレス変
換バッファ３でヒツトしなかった場合には、マイクロ割
込み等によりＴＬＢの入れ替えを行う。
一方、（ａ）起動直後や（ｂ）システムリセット直後な
どのようにアドレス変換バッファ３内のデータ（アドレ
ス対）が空の場合、または（ｃ）応用プログラムの変更
直後のようにアドレス変換バッファ３内のデータが適当
でない場合、本実施例では以下のような動作を行う。す
なわち、上記各状態（ａ）〜（ｃ）を検知した立上げ検
出回路５から立上げ検知信号ＳＳｔを出力し、このＳＳ
ｔに従ってスレーブ制御ユニット４からＳ、を出力して
メモリ制御ユニット２の動作を停止させる。次に、立上
げ検出回路５からのアドレス信号に従って、記憶装置６
内のデータ群（Ｂ）を外部データバス線ＤＢ＋、外部ア
ドレスバス線ＡＢ、上に読み出し、この読み出しデータ
群（Ｂ）をスレーブ制御ユニット４によってアドレス変
換バッファ３に書き込む。すなわち、本実施例では、シ
ステム立上げを検出すると、立上げ直後に実行する必要
のある例えばイニシャルプログラムの仮想→実アドレス
対のファイル（データ群Ｂ）をアドレス変換バッファ３
に書き込むようにしたので、立上げの直後であっても、
変換テーブルを用いずに、速やかに実アドレスを得るこ
とができ、アクセススピードを向上して処理速度を速め
ることができる。
どのようにアドレス変換バッファ３内のデータ（アドレ
ス対）が空の場合、または（ｃ）応用プログラムの変更
直後のようにアドレス変換バッファ３内のデータが適当
でない場合、本実施例では以下のような動作を行う。す
なわち、上記各状態（ａ）〜（ｃ）を検知した立上げ検
出回路５から立上げ検知信号ＳＳｔを出力し、このＳＳ
ｔに従ってスレーブ制御ユニット４からＳ、を出力して
メモリ制御ユニット２の動作を停止させる。次に、立上
げ検出回路５からのアドレス信号に従って、記憶装置６
内のデータ群（Ｂ）を外部データバス線ＤＢ＋、外部ア
ドレスバス線ＡＢ、上に読み出し、この読み出しデータ
群（Ｂ）をスレーブ制御ユニット４によってアドレス変
換バッファ３に書き込む。すなわち、本実施例では、シ
ステム立上げを検出すると、立上げ直後に実行する必要
のある例えばイニシャルプログラムの仮想→実アドレス
対のファイル（データ群Ｂ）をアドレス変換バッファ３
に書き込むようにしたので、立上げの直後であっても、
変換テーブルを用いずに、速やかに実アドレスを得るこ
とができ、アクセススピードを向上して処理速度を速め
ることができる。
なお、ある種のマイクロプロセッサにおいては、内部バ
ッファの書込み／読出し診断機能を有しているものが知
られている。この機能は、診断モードを指定することに
より、外部から内部バッファにデータを書き込んだり、
読出したりすることができるもので、主に製品の出荷試
験に用いられるが、上記実施例のスレーブ制御ユニット
４に応用すれば、大幅な改修等を要しないので好都合で
ある。
ッファの書込み／読出し診断機能を有しているものが知
られている。この機能は、診断モードを指定することに
より、外部から内部バッファにデータを書き込んだり、
読出したりすることができるもので、主に製品の出荷試
験に用いられるが、上記実施例のスレーブ制御ユニット
４に応用すれば、大幅な改修等を要しないので好都合で
ある。
本発明によれば、システム立上げを検出し、立上げ時に
必要なデータを、予めバッファメモリに取り込むように
したので、立上げ時のデータアクセススピード低下を回
避でき、処理速度を速めることができる。
必要なデータを、予めバッファメモリに取り込むように
したので、立上げ時のデータアクセススピード低下を回
避でき、処理速度を速めることができる。
第１図は本発明の原理ブロック図、
第２図は本発明に係るマイクロプロセッサの一実施例を
示すその構成図である。 ・・・・・・処理：ｙ−−ソト、 ・・・・・・メモリ制御ユニット、 ・・・・・・アドレス変換バッファ、 ・・・・・・スレーブ制御ユニット（書込み手段〕、・
・・・・・立上げ検出回路（立上げ検出手段、読出し手
段）、 ６・・・・・・記憶装置。
示すその構成図である。 ・・・・・・処理：ｙ−−ソト、 ・・・・・・メモリ制御ユニット、 ・・・・・・アドレス変換バッファ、 ・・・・・・スレーブ制御ユニット（書込み手段〕、・
・・・・・立上げ検出回路（立上げ検出手段、読出し手
段）、 ６・・・・・・記憶装置。
Claims (1)
- 【特許請求の範囲】 処理ユニットで実行されるデータ若しくは該データを特
定するためのアドレスデータを格納するバッファメモリ
を備えるマイクロプロセッサにおいて、 前記処理ユニットを含むシステムの立上げを検出し、 該立上げ検出時に、システムの立上げに必要な所定のデ
ータ群を外部の記憶装置から読出して、前記バッファメ
モリに書き込むように構成したことを特徴とするマイク
ロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214329A JPH0377154A (ja) | 1989-08-21 | 1989-08-21 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214329A JPH0377154A (ja) | 1989-08-21 | 1989-08-21 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377154A true JPH0377154A (ja) | 1991-04-02 |
Family
ID=16653950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1214329A Pending JPH0377154A (ja) | 1989-08-21 | 1989-08-21 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0377154A (ja) |
-
1989
- 1989-08-21 JP JP1214329A patent/JPH0377154A/ja active Pending
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