JPH0377324A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0377324A JPH0377324A JP21364389A JP21364389A JPH0377324A JP H0377324 A JPH0377324 A JP H0377324A JP 21364389 A JP21364389 A JP 21364389A JP 21364389 A JP21364389 A JP 21364389A JP H0377324 A JPH0377324 A JP H0377324A
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- Japan
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- wiring
- cell
- area
- integrated circuit
- semiconductor integrated
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路の配線レイアウトパターンに関
するものである。
するものである。
［従来の技術］
半導体集積回路にお番づる配線にはＡ１やＡ１とＳｉ。
Ｃｕの合金、Ｗなどの抵抗値の小さい金属を用いること
により電力の損失を少なくしている。第７図は従来の゛
を導体＆積回路（インバータ回路）の部分平面図である
。図において、（１）は金属配線で、（ｌａ）は電源線
、（１ｂ）は信男線、（１，ｃ ）は接地線である。（
２）はＰ゛拡散領域、（３）はｎ４拡故領域、（０はポ
リシリコン、（５）は拡散領域（２）。
により電力の損失を少なくしている。第７図は従来の゛
を導体＆積回路（インバータ回路）の部分平面図である
。図において、（１）は金属配線で、（ｌａ）は電源線
、（１ｂ）は信男線、（１，ｃ ）は接地線である。（
２）はＰ゛拡散領域、（３）はｎ４拡故領域、（０はポ
リシリコン、（５）は拡散領域（２）。
（３）と金属配線（＋、ａ） 、 （ｌｂ） 、 Ｈｅ
）を接続するｗノタクトホール（５）である。
）を接続するｗノタクトホール（５）である。
次に動作について説明する。金属配線（＋、）に用いら
れるへｌ、ＡＩ合金等の金属は論理ゲートを構成するシ
リコン化合物に比べて融点が低く、高温Ｆや１０６Ａ／
Ｃｍ２の電流密度下ではエレクトロ・マイグレーショ
ンといわれる断線や移動といった現象が起こる。
れるへｌ、ＡＩ合金等の金属は論理ゲートを構成するシ
リコン化合物に比べて融点が低く、高温Ｆや１０６Ａ／
Ｃｍ２の電流密度下ではエレクトロ・マイグレーショ
ンといわれる断線や移動といった現象が起こる。
従来の金属配線（１）ではマイグレーションに対する強
化策として、充分な配線幅を設けることによって大電流
密度に耐える金属配線（１）にしていた。特に電源線（
１ａ）、接地線（１Ｃ）および信号線（１ｂ）の内クロ
ック線等の負荷容量の大きい信号線のに線幅は広く設け
て、電流密度がｌＯ６八／へｌ１１２以下になるように
されていた。
化策として、充分な配線幅を設けることによって大電流
密度に耐える金属配線（１）にしていた。特に電源線（
１ａ）、接地線（１Ｃ）および信号線（１ｂ）の内クロ
ック線等の負荷容量の大きい信号線のに線幅は広く設け
て、電流密度がｌＯ６八／へｌ１１２以下になるように
されていた。
［発明が解決しようとする課題］
従来の半導体集積回路の金属配線は以上のように構成さ
れていたので、マイグレーションに耐えつるに充分な幅
を設けることにより半導体集積回路のレイアウト・パタ
ーン（マスクパターン）が大きくなるという問題点があ
った。
れていたので、マイグレーションに耐えつるに充分な幅
を設けることにより半導体集積回路のレイアウト・パタ
ーン（マスクパターン）が大きくなるという問題点があ
った。
本発明は上記のような問題点を解決するためになされた
もので、エレクトロマイグレーションに強く、かつ配線
領域を小さくし、結果として高集積化を得ることを目的
とする。
もので、エレクトロマイグレーションに強く、かつ配線
領域を小さくし、結果として高集積化を得ることを目的
とする。
［：Ｊｉｆｌを解決するための手段コ
本発明に係る半導体集積回路は複数の金属配線層と複数
の配線線路を有し、金属配線を複数層にわたって同じ配
線線路上平行に重ね合わせ、スルーホールを介して互い
に接続するようにしたものである。
の配線線路を有し、金属配線を複数層にわたって同じ配
線線路上平行に重ね合わせ、スルーホールを介して互い
に接続するようにしたものである。
［作用］
本発明における金属配線は複数層にわたって同じ配線線
路上平行に重ね合わせスルーホールを介して互いに接続
されているので、電流を分配することかできるとともに
配線幅はエレクトロマイグレーションについて強化しな
がら狭くすることが可能となり、金属配線幅が狭くでき
結果とし゛Ｃ半導体集積回路の高集積化を計ることがで
きる。
路上平行に重ね合わせスルーホールを介して互いに接続
されているので、電流を分配することかできるとともに
配線幅はエレクトロマイグレーションについて強化しな
がら狭くすることが可能となり、金属配線幅が狭くでき
結果とし゛Ｃ半導体集積回路の高集積化を計ることがで
きる。
［実施例］
以下、本発明に係る半導体集積回路の一実施例を図につ
いて説明する。第１図は本発明の一実施例である半導体
集積回路のインバータ回路の平面図、第２図は第１図に
おける接地線付近ＩＩ −ＩＩから見た斜視図を示して
いる。なお、図中符号（２）〜（５）は前記従来のもの
と同一につき説明は省略する。
いて説明する。第１図は本発明の一実施例である半導体
集積回路のインバータ回路の平面図、第２図は第１図に
おける接地線付近ＩＩ −ＩＩから見た斜視図を示して
いる。なお、図中符号（２）〜（５）は前記従来のもの
と同一につき説明は省略する。
四において、（７ａ）はＡＩ金属配線で形成された第１
層電源線、（８ａ）は第２層電源線、（７ｂ）第１層信
号線、（８ｂ）は第２層信号線、（７Ｃ）は第１層接地
線、（８ｃ）は第２層接地線、（６）はスルーホールで
ある。なお、第１図および第２図ではＡＩによる金属配
線の例を示したがＡＩ塩以外もＡＩとＳｉ、ＡＩと５４
とＣｕ、八ｌとＣｕ等の合金を用いた金属配線でもよい
。
層電源線、（８ａ）は第２層電源線、（７ｂ）第１層信
号線、（８ｂ）は第２層信号線、（７Ｃ）は第１層接地
線、（８ｃ）は第２層接地線、（６）はスルーホールで
ある。なお、第１図および第２図ではＡＩによる金属配
線の例を示したがＡＩ塩以外もＡＩとＳｉ、ＡＩと５４
とＣｕ、八ｌとＣｕ等の合金を用いた金属配線でもよい
。
前記従来のものとは異なり、第１図および第２図では電
源線（７ａ） 、 （８ａ）信号線（７ｂ）、（８ｂ）
、接地線（７ｃ） 、 （８ｃ）等のＡ１金属配線は
複数の金属配線層と複数の配線線路を有する半導体集積
回路基板中、２層にわたって同一配線線路上平行に重ね
合わせ、スルーホール（６）を介して互いに接続されて
いる。又、＾ｌ金属配線（７ａ） 、 （７ｂ） 、
（７ｃ） 、 （８ａ） 。
源線（７ａ） 、 （８ａ）信号線（７ｂ）、（８ｂ）
、接地線（７ｃ） 、 （８ｃ）等のＡ１金属配線は
複数の金属配線層と複数の配線線路を有する半導体集積
回路基板中、２層にわたって同一配線線路上平行に重ね
合わせ、スルーホール（６）を介して互いに接続されて
いる。又、＾ｌ金属配線（７ａ） 、 （７ｂ） 、
（７ｃ） 、 （８ａ） 。
（８ｂ） 、 （８ｃ）の幅は従来の金属配線（ｌａ）
、 （ｌｂ） 、 （１，ｃ）に比べて狭い。また、
第１図および第２図ではスルーホール（６）は１つずつ
用いているが２個以上でもよい。Ａ１金属配線経路が枝
別れすることを考慮すると、スルーホール（６）は金属
配線幅の間隔１で設けるのが有効である。その−例を第
３図にボす。
、 （ｌｂ） 、 （１，ｃ）に比べて狭い。また、
第１図および第２図ではスルーホール（６）は１つずつ
用いているが２個以上でもよい。Ａ１金属配線経路が枝
別れすることを考慮すると、スルーホール（６）は金属
配線幅の間隔１で設けるのが有効である。その−例を第
３図にボす。
次に半導体集積回路の動作について説明する。
従来の配線方法ではＴＬｔＬ密度を１０６＾／ｃｍ２以
下に抑えるために金属配線幅を広くしていた。そのため
半導体集積回路において金属配線幅の占める面積の割合
が大きくなり、結果として半導体集積回路全体の面積は
大きくなる。
下に抑えるために金属配線幅を広くしていた。そのため
半導体集積回路において金属配線幅の占める面積の割合
が大きくなり、結果として半導体集積回路全体の面積は
大きくなる。
本実施例では金属配線の幅を広くするのではなく、複数
層にすることによって電流を分配し、定流密度を抑える
ことができる。
層にすることによって電流を分配し、定流密度を抑える
ことができる。
第１図および第２図では（７ａ）−（８ａ） 、 （７
ｂ）−（８ｂ） 。
ｂ）−（８ｂ） 。
（７ｃ）−（８ｃ）といった２層の金属配線層の例を示
したが、３層以上でもよい。また配線幅が狭いことによ
り、半導体集積回路の面積は従来のものに比へＣ小さく
なる。−にｔ７１．’、、＋実施例では金属配線は全・
Ｃ複数重・ンｊ ’ｆ■ねａわｔ＋た場合について説明
しｔこか、電源線、接地線、クリック線等のｆ１荷容ｈ
ｌの人きい＋、’； ｌ、：線に“適用し・た場合も上
記実施例と同様の効果やで秦する。
したが、３層以上でもよい。また配線幅が狭いことによ
り、半導体集積回路の面積は従来のものに比へＣ小さく
なる。−にｔ７１．’、、＋実施例では金属配線は全・
Ｃ複数重・ンｊ ’ｆ■ねａわｔ＋た場合について説明
しｔこか、電源線、接地線、クリック線等のｆ１荷容ｈ
ｌの人きい＋、’； ｌ、：線に“適用し・た場合も上
記実施例と同様の効果やで秦する。
次に他の実施例Ｃついて説明する。″ｒ−導体集禎１１
１１路を設計する際に、゛ｒｒ体集積回路を基本機能・
１−ン７−ル（セル）から階居的に構築していく、いＪ
）ゆるセルベー 米設計力式がある。セルは半導体集積
回路膜ＸＩ” Ｊｌ、７ｊ−って、トランジスタ１個と
か、インバータ回路上個等を１つの基本１１位とし一ζ
考えれれる。セルヘール設計方式によって設計した゛ｒ
、導体集積回路の平面四を第４図に示す。この）ｔパ導
体集積［ｑ］路はトランジスタ等の能動素子を今んた機
能・（ンｊ、〜ルであるセル（９）と半導保集＋ｉ’ｌ
ｌ＋】ｌｘ外部どの電気的接続を行うバット（１０）
と、セル間及びセル−パッド間を電気的に接続する金属
配線な含むセル外配線領域（１１）を備えている。
１１路を設計する際に、゛ｒｒ体集積回路を基本機能・
１−ン７−ル（セル）から階居的に構築していく、いＪ
）ゆるセルベー 米設計力式がある。セルは半導体集積
回路膜ＸＩ” Ｊｌ、７ｊ−って、トランジスタ１個と
か、インバータ回路上個等を１つの基本１１位とし一ζ
考えれれる。セルヘール設計方式によって設計した゛ｒ
、導体集積回路の平面四を第４図に示す。この）ｔパ導
体集積［ｑ］路はトランジスタ等の能動素子を今んた機
能・（ンｊ、〜ルであるセル（９）と半導保集＋ｉ’ｌ
ｌ＋】ｌｘ外部どの電気的接続を行うバット（１０）
と、セル間及びセル−パッド間を電気的に接続する金属
配線な含むセル外配線領域（１１）を備えている。
図に小ずよつにセルの形は 一般には４角形か多いが、
多角形（１り１では６ ｆ（Ｊ 尼、８角形〉でもよい
。
多角形（１り１では６ ｆ（Ｊ 尼、８角形〉でもよい
。
設計には！１′、導体集禎回路に要求されるセル（９）
を配ｊご７−４−る。
を配ｊご７−４−る。
配置するセル数は必丑に尾・じで何個でもよい。
叉、箪４［メ１で６１セル（９）を７個配置した場合を
小したか、各々のセルの機能は同じ２て′あ−〕でも異
なツ゛（いてもよい。セル（９）を配置した後、セル外
配線領域（１１）に、セル（９）とセル（９）、セル（
９）とバット（］０）を電気的に接続１−る金属配線（
広域配線） （＋４）がなされる。広域配線（１４）は
セｊｌｚ内配線領域（１２）と・セル外配線領域（１１
）によｔとかっているか、セル外配線領域（１１）の少
なくとも部分では１層合属だけで配線され（いる１、そ
の理由はセル外配線領域（１１）にお吋る配線（１０は
自動配線プログラムを用いてなされ、この時、、 Ｐ４
．散型にわたる金）萬配線は第１層金属配線に対して第
２層金属配線はｊＥ直り向に配線するといった。τＬ合
に層を区別して用いるからである。
小したか、各々のセルの機能は同じ２て′あ−〕でも異
なツ゛（いてもよい。セル（９）を配置した後、セル外
配線領域（１１）に、セル（９）とセル（９）、セル（
９）とバット（］０）を電気的に接続１−る金属配線（
広域配線） （＋４）がなされる。広域配線（１４）は
セｊｌｚ内配線領域（１２）と・セル外配線領域（１１
）によｔとかっているか、セル外配線領域（１１）の少
なくとも部分では１層合属だけで配線され（いる１、そ
の理由はセル外配線領域（１１）にお吋る配線（１０は
自動配線プログラムを用いてなされ、この時、、 Ｐ４
．散型にわたる金）萬配線は第１層金属配線に対して第
２層金属配線はｊＥ直り向に配線するといった。τＬ合
に層を区別して用いるからである。
従来、セル内外にまたがる広域配線（１４）はセル内、
セル外ともに同じ配線幅であったか、セル内においては
第１１ヌ１〜第３図の金属配線手段を適用り、たセルを
川、〈【することでセルの面積は小さくなり、その結果
、゛ｒ導導体東回回路ＩＩ￥ｉ積は従来のものによる金
属配線を用いた場合よりも小さくなる５、特にこの実８
６例においてセル内配線領域（１２）とセル外配線領域
（１１）の境界近傍において１層会騰になっている広域
配線について第５図に示−・ｌ” 、第５１Ｔ！！Ｉに
おい°Ｃセル内の金属配線（７） 、 （８）は視数層
にわたって同じ配線経路上平行に亀ね合わせられ、スル
ーホール（Ｆｉ）によってη−いに接続さ、ｌ″ｌでい
る。セル外配線領域（１１）における広域配線は従来の
配線幅であるが、セル内においては配線軸か狭くなって
いる。セル内外の境界近傍のセル内においＣはセル外配
線の幅（従来の配線軸）からセル内の多層金属配線幅へ
移行するための形か形成されでいる。そのいく一つかの
他の実施例を第６図にふず。第６図においてもスルーホ
ー・ル（６）を１つ又は２つ用いた例を示し・たか何個
設けでもよい。
セル外ともに同じ配線幅であったか、セル内においては
第１１ヌ１〜第３図の金属配線手段を適用り、たセルを
川、〈【することでセルの面積は小さくなり、その結果
、゛ｒ導導体東回回路ＩＩ￥ｉ積は従来のものによる金
属配線を用いた場合よりも小さくなる５、特にこの実８
６例においてセル内配線領域（１２）とセル外配線領域
（１１）の境界近傍において１層会騰になっている広域
配線について第５図に示−・ｌ” 、第５１Ｔ！！Ｉに
おい°Ｃセル内の金属配線（７） 、 （８）は視数層
にわたって同じ配線経路上平行に亀ね合わせられ、スル
ーホール（Ｆｉ）によってη−いに接続さ、ｌ″ｌでい
る。セル外配線領域（１１）における広域配線は従来の
配線幅であるが、セル内においては配線軸か狭くなって
いる。セル内外の境界近傍のセル内においＣはセル外配
線の幅（従来の配線軸）からセル内の多層金属配線幅へ
移行するための形か形成されでいる。そのいく一つかの
他の実施例を第６図にふず。第６図においてもスルーホ
ー・ル（６）を１つ又は２つ用いた例を示し・たか何個
設けでもよい。
１発明の効果］
］ユ［−のように本発明によれば、半導体集積回路にお
ける金属配線幅を狭くすることが可能となり、！ｔ′−
導体集積回路の面積は小さくなる。叉、セル内においで
多層全域配線手段を適用した場合につい°Ｃもそのセル
の面積は小さくなり、その結果、ｆ、導体集積回路に多
くのセルを紹、６込むことか出太るので、回路の高集積
化に゛つなかる。又、金属配線は同じ配線経路卜、複数
重にわた一〕で平行に重ね合わされてスルーホールによ
って１＆続されているので、エレクトロ・マイグレーシ
２１ノに強い配線となるなどの効果が１１！ら力る。
ける金属配線幅を狭くすることが可能となり、！ｔ′−
導体集積回路の面積は小さくなる。叉、セル内においで
多層全域配線手段を適用した場合につい°Ｃもそのセル
の面積は小さくなり、その結果、ｆ、導体集積回路に多
くのセルを紹、６込むことか出太るので、回路の高集積
化に゛つなかる。又、金属配線は同じ配線経路卜、複数
重にわた一〕で平行に重ね合わされてスルーホールによ
って１＆続されているので、エレクトロ・マイグレーシ
２１ノに強い配線となるなどの効果が１１！ら力る。
第１図は本発明に係るｔ導体集積１０１路（７） 、実
施例をシバしたインバータ回路の平面図、第２１ヌ１は
第１図のＩＩ −ＩＩ線より見た斜視図、第３図は、＋
、免明に係る多層金属配線におけるスル・−ホールの間
隔についての例を示した平面図で、スルーホール（６）
は金属配線幅の間隔で設６−）コいろ。’；）’ｉ ＜
図はセルへ−ス訛計ｔｆ式により設計され！：・本発明
の他の実７ｉｈ例を示した゛［導体集積［「ｊ］路円才
面図、箪５し１は本発明に係るセル内外の現界近イ労の
金嵐配線を示した拡大説明図、第６図（ａ）〜（ｈ）は
セル内外の境界近傍の金属配線の他の実施例を示した部
分平面図、第７図は従来の半導体集積回路を示した平面
図である。 図において、（６）はスルーホール、（７）は２層の金
属配線を重ねた時の第１層金属配線、（８）は第２層金
属配線、（９）はセルである。 なお、図中、同一符号は同一、または相当部分を示す。
施例をシバしたインバータ回路の平面図、第２１ヌ１は
第１図のＩＩ −ＩＩ線より見た斜視図、第３図は、＋
、免明に係る多層金属配線におけるスル・−ホールの間
隔についての例を示した平面図で、スルーホール（６）
は金属配線幅の間隔で設６−）コいろ。’；）’ｉ ＜
図はセルへ−ス訛計ｔｆ式により設計され！：・本発明
の他の実７ｉｈ例を示した゛［導体集積［「ｊ］路円才
面図、箪５し１は本発明に係るセル内外の現界近イ労の
金嵐配線を示した拡大説明図、第６図（ａ）〜（ｈ）は
セル内外の境界近傍の金属配線の他の実施例を示した部
分平面図、第７図は従来の半導体集積回路を示した平面
図である。 図において、（６）はスルーホール、（７）は２層の金
属配線を重ねた時の第１層金属配線、（８）は第２層金
属配線、（９）はセルである。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (2)
- （１）複数の金属配線層と複数の配線経路を有する半導
体集積回路において、複数層にわたって同じ配線経路上
平行に重ね合わせ、スルーホールを介して互いに接続し
た多層金属配線手段を備えたことを特徴とする半導体集
積回路。 - （２）能動素子を含み、半導体表面上のセル領域を占め
るセルを備え、半導体集積回路外部との電気的接続を行
うパッドを備え、前記セル及びパッドの占める領域外に
あって、セル間及びセル−パッド間を電気的に接続する
金属配線を含むセル外配線領域を備えた半導体集積回路
において、 セル領域とセル外配線領域にわたる広域配線を有し、こ
の広域配線はセル領域内の少なくとも一部分では前記多
層金属配線手段で配線され、セル外配線領域内の少なく
とも一部分では１層金属だけで配線され、前記多層金属
配線手段部分の幅の方が、前記１層金属部分の幅よりも
狭いことを特徴とする請求項、１記載の半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21364389A JPH0377324A (ja) | 1989-08-19 | 1989-08-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21364389A JPH0377324A (ja) | 1989-08-19 | 1989-08-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377324A true JPH0377324A (ja) | 1991-04-02 |
Family
ID=16642552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21364389A Pending JPH0377324A (ja) | 1989-08-19 | 1989-08-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0377324A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6774484B2 (en) * | 2001-03-30 | 2004-08-10 | Fujitsu Quantum Devices Limited | High frequency semiconductor device |
| EP1075027A3 (de) * | 1999-08-05 | 2005-06-29 | Infineon Technologies AG | Kontaktierung von Metalleiterbahnen eines integrierten Halbleiterchips |
| US6919639B2 (en) | 2002-10-15 | 2005-07-19 | The Board Of Regents, The University Of Texas System | Multiple copper vias for integrated circuit metallization and methods of fabricating same |
-
1989
- 1989-08-19 JP JP21364389A patent/JPH0377324A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1075027A3 (de) * | 1999-08-05 | 2005-06-29 | Infineon Technologies AG | Kontaktierung von Metalleiterbahnen eines integrierten Halbleiterchips |
| US6774484B2 (en) * | 2001-03-30 | 2004-08-10 | Fujitsu Quantum Devices Limited | High frequency semiconductor device |
| US6919639B2 (en) | 2002-10-15 | 2005-07-19 | The Board Of Regents, The University Of Texas System | Multiple copper vias for integrated circuit metallization and methods of fabricating same |
| US7078817B2 (en) | 2002-10-15 | 2006-07-18 | Board Of Regents, The University Of Texas System | Multiple copper vias for integrated circuit metallization |
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