JPS59181041A

JPS59181041A - 半導体集積回路装置

Info

Publication number: JPS59181041A
Application number: JP58053535A
Authority: JP
Inventors: Yukihiro Ushiku; 幸広牛久
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-03-31
Filing date: 1983-03-31
Publication date: 1984-10-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、半導体集積回路装置の改良に係わシ、詳しく
はボンディング・ぐラドの下の領域に信号線を配設した
半導体集積回路装置に関する。

〔発明の技術的背景とその問題点〕

近年、半導体集積回路装置、特に論理ＬＳＩ装置は多ビ
ン化の傾向を辿っておシ、１チツプで　−２００〜３０
０ビンのものも開発されている。これに伴い？ンディン
グ技術も進歩し、１００〜２００〔μｍ〕のピッチでボ
ンディングが可能になっている。上記程度のピッチで？
ンディングノヤッドを並べると、チッ°グの最外周ｕｄ
ｅンディング・やラド以外例も配置できなくなる。仮に
、チップの縁から２００〔μｍ〕内側までをピンディン
グツ４ツドに必要な領域とし、チップの大きさを５〔甜
〕Ｘ　５　（ａｍ　：）と考えると、全体の面積の約１
ｓ　［％）がバット領域で占められてしまう。したがっ
て、この領域を有効に利用することが各種考えられてい
る。

しかし、はンディング時の熱的機械的なストレスのため
、・（ラド下の領域に能動素子や倣細な配線を配置する
と種々の問題が生じる。第１図は・臂ツド下の領域に能
動素子を配置した従来例を示す断面図であシ、基板１上
に拡散層２゜ポリシリコンゲート３．フィールド酸化膜
４゜第１層間絶縁膜５及び第ｔ　ｈｔ配線層６からなる
活性化領域があシ、この上に第２Ｎ間絶縁膜７を介して
第２　Ａｔ配線層８でＣンディングパッド部が形成され
ている。なお、図中９はぎンディングワイヤ、１０は最
終絶縁膜を示してｂる。

この場合の問題点は次の（１）〜（４）に示すものであ
る。

（１）　　第２　Ａｔ配線層８を設ける工程が必要で、
この配線層８をビンディングパッドとしてのみ用いるの
で、コスト高を招く。

（２）ビンディングパッド表面の凹凸が太きいため、ビ
ンディングの歩留シが悪い。

（３）ビンディング時に下層の活性領域を保護するため
、第２層間絶縁膜７を厚くしなければならず、また該絶
縁膜７の材質選択に十分な注意が必要となり、コスト高
を招く。

（４）　スクライブ時のストレスがある／ヒめチップの
周辺部には素子を配置しにくいので、チップ周辺にビン
ディング・ぐラドを配置しなければならないようなとき
には不向きである。

一方、最近では、拡散工程が共通で配線層のみを変える
ことにより所望の回路ｆ：実現する、所謂マスタースラ
イス方式の半導体集積回路装置が開発されている。この
梅の装置では、ボンディング・母ツドと入出力回路とが
１：１に対応しないこともある。さらに、ゲートのビン
配置の都合上、メンディング・り・ラドから遠い所にあ
る入出力回路に該ノ４　、／ドを接続しなければならな
い場合が多い。

また、半導体集積回路装置の微細化が進み１チツプに集
積される素子数が増加するに従って、チップ内で消費さ
れる電力も益々増加する傾向にある。このため、よシ太
い電源線の必要性が生じている。しかしながら、チップ
の周囲に電源線を配置するためのスペースをとることは
、チップ面積の増大化を招き好ましくない０例えば、５
〔咽〕×５〔漸〕の大きさの周囲に１００〔岬〕幅の電
源線を追加すると、チップ面積は約８〔係〕増大するこ
とになる。

〔発明の目的〕

本発明の目的は、ビンディング・臂ッド下の領域を有効
に利用することができ、チップサイズの増大を伴うこと
なくボンディング・セットの内部回路との接続や電源線
の増加等をはかり得る半導体集積回路装置を提供するこ
とにおる。

〔発明の概要〕

本発明の骨子は、ビンディング・母メト下の領域に比較
的線幅の大きい信号線を配設することにある〇すなわち本発明は、複数のメンディング・母ツドを有す
る半導体集積回路装置において、最上層の配線層を用い
てビンディング・量ラドを形成し、かつこの・母ッド下
の領域に絶縁層を介して該・セットを形成する配線層よ
り下層の配線層からなる信号線を配設するようにしたも
のである。

〔発明の効果〕

本発明によれば、ビンディングパッド下の領域に信号線
を配設しているので、この信号線の追加によシチッノサ
イズが増大する等の不都合はない。このため、信号線と
して例えば電ａ線を用＾る場合、チップサイズの増大を
伴うことなく電源＃ｉｌｉを増加することができるので
、今後の１チツプ内の素子数増大化にも十分に対処し得
る。さらに、信号線として接続用配線を用いることによ
シ、チップサイズの増大を伴うことす＜コンディングパ
ッドと内部回路との接続を容易に行うことができる。ま
た、ボンディング・母ツド下の領域に能動素子や微細な
配線を配置する場合とは異なシ、電源線や接続用配線等
の比較的太き々７９ターンを配設するので、・千ッド下
の絶縁層に対する熱的機械的強度の要求は緩やかなもの
となる。さらに、ぎンディング・やッドを平坦に形成で
きるので、ボンディング歩留シの低下が生じることもな
い。したがって、製造コストの低減をはが）得る等の利
点もある。

〔発明の実施例〕

第２図（ａ）　（ｂ）は本発明の第１の実施例に係わる
半導体集積回路装置を説明するためのもので第２図（、
）は上記装置の要部構成を示す平面図、第２図（ｂ）は
同図（、）の矢視Ａ−Ａ断面拡大図である。

図中１１は半導体基板、１２はフィールド絶縁膜、１３
は第１層間絶縁膜、１４は第１　Ａｔ配線層（信号線）
、１５は第２層間絶縁膜（絶縁層）。

１６は第２　Ａｔ配線層、　２７Ｉ′ｉ最上層絶縁層と
しての第３絶縁膜、１８はボンディングワイヤ。

１９は接続孔を示している。第２　Ａｔ配線層１６はそ
の一部でボンディング・ぐラド１６ｍを形成するもので
、接続孔１９を介して第１　Ａｔ配線層１４に接続され
ている。第１　Ａｔ配ｆｆＭ鳩ｘ４は接続用配線１４ｈ
をなすものであシ、直接或いはパッド１６ｍの下の領域
を通じて内部回路（第２図中１点鎖線よシ上方部分）の
人出カ回路領域に接続されている。そして第１　Ａｔ配
に層１４はざンディンダ時の画盤による断線等を防止す
る為に太くされている。そして・＋ノド１６では例えば
／千ルス信号が入力又は出力される。

このような構成であｎば、・フッド１６ａ下の領域に配
置した第１　Ａｔ配線層１４にょシ、チップサイズの増
大を招くことなく、ポンディングパッド１６ａと内部回
路とを容易に接続することができる。また、配線の最上
層である第２ｈｔ配ｗ層１６の一部で？ンディンダパッ
ド１６ａを形成しているので、ボンディング・フッド形
成のために新たなＡｔ層を被着する必要もなく、製造コ
ストの低減をはかシ得る。芒らに、はンディングパッド
１６ｈの表面が比較的平坦に形成されるので、ボンディ
ング歩留シが低下する等の不都合は生じな−。また、パ
ッド１６ａ下の領域は配線であり、しかもその・ぐター
ンは比較的太きｈものであるため、第１層間絶縁繞１５
は特別なものである必要はなく、かつその膜厚を左程厚
くする必要もない。このことからも、製造コストの低減
に極めて有効である。

第３図（ａ）　（ｂ）は第２の実施例の要部構成を示す
もので第３図（＝）は平面図、第３図（ｂ）は同図（ａ
）の矢視Ｂ−Ｂ断面図である。なお、第２図（ａ）　（
ｂ）と同一部分には同一符号を付して、その詳しい説明
は省略する。この実施例が先に説明した第１の実施例と
異なる点は、前記信号線として電源線を配設したことに
なる。すなわち、前記パッド１６ａ下の領域には第１　
Ａｔ配線層１４からなるｖＤＤ電源線１４ｂが内部回路
を囲むよう配置されておシ、この電源Ｍ１４ｂは耐拡散
領域２ノと接触し基板電位の固定を同時に行っている。

そして第１　Ａｔ配線層１４は分岐配線全有する電源幹
線となっている。また、ボンディングｚ４ツド１６ｍを
形成する第２　Ａｔ配線層１６は内部回路に接続された
第１　Ａｔ配線層１４からなる接続用配線１４ｍに接続
されている。なお、電源線Ｊ４ｂの線幅は１００〜２０
０〔μｍ〕とした。

このような構成であれば、／量ッド１６ａ下の領域に配
置した第１　Ａｔ配線層１４によ）、チップサイズの増
大を招くことなく、電源線１４ｂを追加することができ
る。また、電源線１４ｂのパターンは比較的大きいもの
であるから、先の実施例と同様な効果が得られるのも勿
論のことである。

第４図（ａ）　（ｂ）は第３の実施例の要部構成を示す
もので第４図（ａ）は平面図、第４図（ｂ）は同図（、
）の矢視Ｃ−Ｃ断面図である。なお、第３図（ａ）（ｂ
）と同一部分には同一符号を付して、その詳しい説明は
省略する。この実施例が先の第２の実施例と異なる点は
、前記電源線１４ｂを拡散層で形成したことにある。す
なわち、・ぐラド１６ａ下″：＋の領域に配線層の一部であるＮ拡散層２１が形成され、
この拡散層２１がＶＤＤ電掠線をなすものとなっている
。また、第１　Ａｔ配線層１４は、この場合最上層をな
すもので、その一部でポンディングパッド１６ａを形成
すると共に、内部回路に接続されるものとなっている。

このような構成であっても、先の第２の実施例と同様な
効果を奏するのは勿論のことである。

なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、前記Ａｔ配線層は２層に限らず、第５図
に示す如く３層にしてもよい。

この場合、第１　Ａｔ配線層１４で”ＤＤ電源線１４ｂ
が形成され、第２　Ａｔ配線層１６でｖｓ８電源線１４
ｃが形成され、また第３Ａｔ配線層３１の一部でがンデ
ィングｉ９ッド１６ａが形成される。

さらに、第３　Ａｔ配線層３ノ上には最終絶縁層として
の第４絶縁膜３２が形成はれる。また、Ａｔ配線層を４
層以上に形成してもよいのは勿論のことである。さらに
、第６図に示す如く第１ＡＡ配線層１４でｖＤＤ電源線
１４ｂ及びｖ８Ｂ電源線１４ｃを形成することも可能で
ある。また、電源線や接続用配線等の信号線をなす配線
層としては、Ａｔ配線層やＮ十拡散層等の代シに、Ｐ＋
拡敵層。

Ｉリシリコン層或いは半導体配線材料となシ得るもので
あれば用いてもよい。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。

【図面の簡単な説明】第１図は従来例を説明するだめの断面図、第２図（ａ）
　（ｂ）は本発明の第１の実施例に係わる半導体集積回
路装置を説明するためのもので第２図（ａ）は上記装置
の要部構成を示す平面図、第２図（ｂ）は同図（ａ）の
矢視Ａ−Ａ断面図、第３図（ａ）は第２の実施例の要部
構成を示す平面図、第３図（ｂ）は同図（ａ）の矢視Ｂ
−Ｂ断面図、第４図（ａ）は第３の実施例の要部構成を
示す平面図、第４図（ｂ）は同図（、）の矢視Ｃ−Ｃ断
面図、第５図及び第６図はそれぞれ変形例を説明するた
めの断面図である。１１・・・基板、１２・・・フィールド絶縁膜、１３・
・・第１絶縁膜、１４・・・第１　Ａｔ配線層、１５・
・・第２絶縁膜、１６・・・第２　Ａｔ配線層、１７・
・・第３絶縁膜、１８・・・ゲンディングワイヤ、１９
・・・接続孔、２ノ・・・拡散層、３１・・・第３　Ａ
ｔ配線層、３２・・・第４絶縁膜、１４ａ・・・接続用
配線、１４ｂ・・・ｖＤＤ電源線、１４　ｃ　・・・Ｖ
Ｂ　Ｂ　電ｍ　線、７６１に−・・ポ？ンディングノぐ
ラド。

Claims

【特許請求の範囲】

（１）複数のポンディングパッドを有する半導体集積回
路装置において、最上層の配線層を用いてポンディング
パッドを形成し、かっこやパッド下の領域に絶縁層を介
して該・々ラドを形成する配線層よシ下層の配線層から
なる信号線を配設してなることを特徴とする半導体集積
回路装置。
（２）　　前記信号線は、前記複数のポンディングパッ
ドと内部回路とを接続する接続用配線であることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装置
。
（３）　　前記信号線は、電源線であることを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装置。
（４）前記電源線は、内部回路の外側に該回路を囲むよ
う配設されたものであることを特徴とする特許請求の範
囲第３項記載の半導体集積回路装置。